KR100393669B1 - Dual clock source driver ic of lcd panel - Google Patents

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Abstract

PURPOSE: A dual clock source driver IC of an LCD panel is provided to reduce noise and electromagnetic waves by using two clocks whose frequency is 1/2 of a convectional clock signal and phase is reverse. CONSTITUTION: A dual clock source driver IC of an LCD panel includes a shift register unit(21), a logic operation unit(22), and a latch circuit(23). The shift register unit(21) includes a plurality of flip-flops. A sampling pulse is applied to an input terminal of the first flipflop. The first clock signals are applied to the odd-numbered flipflops. The first clock whose frequency is 1/2 of a main clock. The second clock signals are applied to the even-numbered flipflops. The second clock whose frequency is same that of the main clock. A phase of the second clock is opposite to the phase of the main clock. The logic operation unit(22) generates a latch control pulse by using the outputs of two flipflops. The latch circuit(23) is used for maintaining data of color signals in a high block of the latch control pulse to an output terminal.

Description

액정 표시 장치의 듀얼 클럭 소스 구동회로Dual Clock Source Driving Circuit of Liquid Crystal Display

이 발명은 액정 표시 장치의 듀얼 클럭(dual clock) 소스 구동회로(source driver IC)에 관한 것으로서, 더욱 상세하게 말하자면 종래의 클럭 신호에 비해 주파수는 1/2이면서 위상이 서로 반대인 두 개의 클럭신호를 이용하여 내부의 시프트 레지스터 회로를 동작시킬 수 있는 액정 표시 장치의 소스 구동회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dual clock source driver IC of a liquid crystal display, and more specifically, two clock signals having a frequency 1/2 and opposite phases compared to conventional clock signals. The present invention relates to a source driving circuit of a liquid crystal display device capable of operating an internal shift register circuit by using a.

이하, 첨부된 도면을 참조하여 종래의 일반적인 액정 표시 장치의 소스 구동회로를 설명한다.Hereinafter, a source driving circuit of a conventional liquid crystal display will be described with reference to the accompanying drawings.

도1은 종래의 일반적인 액정 표시 장치의 소스 구동회로를 도시한 구성도이고,1 is a block diagram showing a source driving circuit of a conventional general liquid crystal display device;

도2는 상기 도1에 도시된 소스 구동회로의 각부 파형도이다.FIG. 2 is a waveform diagram of each part of the source driving circuit shown in FIG.

도1에 도시되어 있듯이, 일반적인 액정 표시 장치의 소스 구동회로는, 시프트 레지스터부(11), 래치 회로(12), 레벨 시프트 회로(13), 디지탈/아날로그 변환회로(14), 출력회로(15)로 구성된다. 상기 소스 구동회로의 출력회로(15)는 액정 패널(30)과 연결되어 있다.As shown in Fig. 1, the source driving circuit of a general liquid crystal display device includes a shift register section 11, a latch circuit 12, a level shift circuit 13, a digital / analog converter circuit 14, and an output circuit 15. It is composed of The output circuit 15 of the source driving circuit is connected to the liquid crystal panel 30.

보다 상세하게, 상기 시프트 레지스터부(11)는 서로 직렬로 연결된 다수의 플립플롭으로 구성되며, 상기 각 플립플롭에는 도2에 도시된 바와 같은 클럭신호(CLK)가 공통으로 입력된다. 상기 시프트 레지스터부(11)에서 최초의 시프트 레지스터의 데이타 입력단에는 도2에 도시된 바와 같은 샘플링 펄스가 입력된다. 따라서, 상기 각 플립플롭은 클럭신호(CLK)의 상승 에지(rising edge)에서 입력단의 상기 샘플링 펄스를 출력단에 전달하는 역할을 수행한다. 상기 각 플립플롭의 출력(C1∼Cn)은 래치회로(12)에 제공된다.In more detail, the shift register unit 11 includes a plurality of flip flops connected in series with each other, and a clock signal CLK as shown in FIG. 2 is commonly input to each flip flop. In the shift register section 11, a sampling pulse as shown in Fig. 2 is input to the data input terminal of the first shift register. Accordingly, each of the flip-flops delivers the sampling pulse of the input terminal to the output terminal at the rising edge of the clock signal CLK. The outputs C1 to Cn of the flip-flops are provided to the latch circuit 12.

래치회로(12)는 상기 플립플롭 출력(C1∼Cn)의 하이 구간에서 대응하는 색신호의 데이타(RGB DATA)를 출력단에 유지시키며, 특히 도2에 도시된 색신호 데이타(RGB DATA)의 유효 구간에 대하여 작용한다. 상기 래치회로(12)에서 출력되는 색신호의 데이타는 레벨 시프트 회로(13)에서 직류 레벨이 변환된다. 이어서, 디지탈/아날로그 변환회로(14)는 상기 레벨 시프트 회로(13)에서 출력되는 색신호 데이타의 소정 비트마다 다수의 계조전압 중 하나를 선택하며, 상기 선택된 계조전압은 출력회로(15)를 통해 액정 패널(30)에 인가된다. 전원신호(VCC, GND), 좌우 선택신호(L/R), 로드 신호(LD)는 상기 출력회로(15)의 동작을 제어하기 위한 것이다.The latch circuit 12 maintains the data RGB data of the corresponding color signal at the output terminal in the high section of the flip-flop outputs C1 to Cn, and particularly in the valid section of the color signal data RGB DATA shown in FIG. Acts against The data of the color signal output from the latch circuit 12 is converted into a direct current level by the level shift circuit 13. Subsequently, the digital / analog conversion circuit 14 selects one of a plurality of gray voltages for each predetermined bit of the color signal data output from the level shift circuit 13, and the selected gray voltage is output through the output circuit 15 to the liquid crystal. Is applied to the panel 30. The power signals VCC and GND, the left and right selection signals L / R, and the load signal LD are for controlling the operation of the output circuit 15.

그런데, 상기 설명된 액정 표시 장치의 소스 구동회로는 고정세화, 즉 구동해야 할 액정 패널 상의 데이타 라인의 수가 증가함에 따라, 노이즈 및 전자파 장해(EMI : Electromagnetic Interference)의 증가라는 문제에 직면하고 있다.However, the source driving circuit of the liquid crystal display described above faces a problem of high definition, that is, an increase in noise and electromagnetic interference (EMI) as the number of data lines on the liquid crystal panel to be driven increases.

보다 상세하게, 하나의 소스 구동회로가 커버해야 할 액정 패널 상의 데이타 라인 수가 증가함으로써 클럭신호의 주파수가 필수적으로 증가하며, 이로 인해 클럭신호의 실효 하이(effective high) 또는 실효 로우(effective low)구간이 짧아지므로, 소스 구동회로가 노이즈에 취약해지고 소스 구동회로에서 보다 많은 전자파가 발생한다.More specifically, the frequency of the clock signal is essentially increased by increasing the number of data lines on the liquid crystal panel to be covered by one source driving circuit, which causes an effective high or effective low period of the clock signal. As this becomes shorter, the source driving circuit becomes vulnerable to noise and more electromagnetic waves are generated in the source driving circuit.

위와 같은 문제점을 해결하기 위하여, 인터페이스 회로 및 소스 구동회로를 개선하려는 노력이 진행되고 있으며, 인터페이스 회로의 2분주 구동, 소스 구동회로의 2포트 구동 및 더블 에지 클럭킹(double edge clocking)과 같은 기법이 소개되고 있다.In order to solve the above problems, efforts are being made to improve the interface circuit and the source driving circuit, and techniques such as two-division driving of the interface circuit, two-port driving of the source driving circuit, and double edge clocking are employed. It is introduced.

그러나, 이러한 기법들은 인터페이스 회로의 복잡화, 소비 전력의 증대, 배선의 증가로 인한 문제점을 가지며, 소스 구동회로의 칩 사이즈가 증대될 가능성이 있고, 소스 구동회로에서 사용되는 클럭신호의 주파수는 메인 클럭신호와 동일하기 때문에 노이즈 및 전자파의 발생을 효과적으로 해결하지는 못한다.However, these techniques have problems due to the complexity of the interface circuit, the increase of power consumption, and the increase of wiring, and the chip size of the source driving circuit may be increased, and the frequency of the clock signal used in the source driving circuit may be the main clock. Since it is the same as the signal, it does not effectively solve the generation of noise and electromagnetic waves.

이 발명의 목적은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 서로 위상이 반대이고 주파수가 메인 클럭신호의 1/2인 두 개의 클럭신호에 의해 시프트 레지스터부가 구동되도록 함으로써 노이즈 및 전자파의 발생을 감소시킬 수 있는 액정 표시 장치의 듀얼 클럭 소스 구동회로를 제공하는 데 있다.An object of the present invention is to solve the conventional problems as described above. The noise and electromagnetic waves are generated by driving the shift register part by two clock signals having a phase opposite to each other and having a frequency 1/2 of the main clock signal. To provide a dual clock source driving circuit of the liquid crystal display device capable of reducing the.

도1은 종래의 일반적인 액정 표시 장치의 소스 구동회로를 도시한 구성도.1 is a block diagram showing a source driving circuit of a conventional general liquid crystal display device.

도2는 상기 도1에 도시된 소스 구동회로의 각부 파형도.Fig. 2 is a waveform diagram of each part of the source driving circuit shown in Fig. 1;

도3은 이 발명의 실시예에 따른 액정 표시 장치의 소스 구동회로를 도시한 구성도.3 is a block diagram showing a source driving circuit of the liquid crystal display according to the embodiment of the present invention.

도4는 상기 도3에 도시된 소스 구동회로의 각부 파형도.Fig. 4 is a waveform diagram of each part of the source driving circuit shown in Fig. 3;

도5는 상기 도3에 도시된 지연회로의 상세 회로도이다.FIG. 5 is a detailed circuit diagram of the delay circuit shown in FIG.

상기한 목적을 달성하기 위한 이 발명에 따른 액정 표시 장치의 소스 구동회로는,Source driving circuit of the liquid crystal display device according to the present invention for achieving the above object,

서로 직렬 연결된 다수의 플립플롭을 가지며, 상기 다수의 플립플롭 중 최초의 플립플롭의 입력단에는 샘플링 펄스가 입력되며, 상기 다수의 플립플롭 중 홀수 째 플립플롭의 클럭단에는 주파수가 메인 클럭신호의 1/2인 제1클럭신호가 입력되며, 짝수 째 플립플롭의 클럭단에는 주파수가 상기 제1클럭신호와 동일하고 위상이 반대인 제2클럭신호가 입력되며, 각 플립플롭은 클럭단 신호의 라이징 에지에서 입력단의 데이타를 출력단에 유지시키는 시프트 레지스터부;A plurality of flip-flops are connected in series with each other, and a sampling pulse is input to an input terminal of the first flip-flop among the plurality of flip-flops, and a frequency is equal to 1 of the main clock signal. A first clock signal of / 2 is input, and a second clock signal having a frequency equal to the first clock signal and opposite in phase is input to the clock terminal of the even-numbered flip-flop, and each flip-flop is a rising edge of the clock-end signal. A shift register section for holding data at the input terminal at the edge at the output terminal;

상기 시프트 레지스터부 내의 이웃하는 두 플립플롭의 출력을 이용하여 소정의 래치 제어 펄스를 생성하는 논리연산부; 및A logic operation unit generating a predetermined latch control pulse by using outputs of two neighboring flip-flops in the shift register unit; And

인터페이스 회로에서 제공되는 색신호의 데이타를 메인 클럭신호를 이용하여 소정 클럭 지연시켜 얻어진 색신호의 데이타를 상기 논리연산부에서 생성된 래치 제어 펄스의 하이 구간에서 출력단에 유지시키는 래치회로를 포함한다.And a latch circuit for holding the data of the color signal obtained by delaying a predetermined clock delay of the data of the color signal provided by the interface circuit using the main clock signal at the output terminal in the high section of the latch control pulse generated by the logic operation unit.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도3은 이 발명의 실시예에 따른 액정 표시 장치의 소스 구동회로를 도시한 구성도이고,3 is a block diagram showing a source driving circuit of the liquid crystal display according to the embodiment of the present invention;

도4는 상기 도3에 도시된 소스 구동회로의 각부 파형도이고,4 is a waveform diagram of each part of the source driving circuit shown in FIG.

도5는 상기 도3에 도시된 지연회로의 상세 회로도이다.FIG. 5 is a detailed circuit diagram of the delay circuit shown in FIG.

먼저, 도3을 참조하여 이 발명의 실시예에 따른 액정 표시 장치의 소스 구동회로의 구성을 설명한다.First, the configuration of the source driving circuit of the liquid crystal display according to the exemplary embodiment of the present invention will be described with reference to FIG.

도3을 참조하면, 이 발명의 실시예에 따른 액정 표시 장치의 소스 구동회로는, 서로 직렬 연결된 다수의 플립플롭을 가지는 시프트 레지스터부(21), 상기 다수의 플립플롭 중 이웃하는 두 플립플롭의 출력을 입력하도록 연결된 다수의 배타적 논리합 소자를 가지는 논리연산부(22), 상기 논리연산부(22)의 출력단에 순차적으로 연결된 래치회로(23), 레벨 시프트 회로(24), 디지탈/아날로그 변환회로(25) 및 출력회로(26)로 구성된다.Referring to FIG. 3, a source driving circuit of a liquid crystal display according to an exemplary embodiment of the present invention may include a shift register unit 21 having a plurality of flip flops connected in series with each other, and two neighboring flip flops among the plurality of flip flops. A logic operation unit 22 having a plurality of exclusive OR elements connected to input an output, a latch circuit 23, a level shift circuit 24, and a digital / analog conversion circuit 25 sequentially connected to an output terminal of the logic operation unit 22. ) And an output circuit 26.

도3에 도시된 것 중 41은 T형 플립플롭이고, 42는 지연회로로서 이 둘은 인터페이스 회로에 내장된다. 또한 30은 액정 패널이다.41 shown in Fig. 3 is a T flip-flop, 42 is a delay circuit, and both are embedded in the interface circuit. 30 is a liquid crystal panel.

T형 플립플롭(41)의 입력단에는 메인 클럭신호(MCLK)가 입력되며, 상기 T형 플립플롭(41)은 메인 클럭신호(MCLK)를 2분주하여 출력한다. 이에 따라, 상기 T형 플립플롭(41)의 출력단과 반전 출력단에서는 주파수가 메인 클럭신호(MCLK)의 1/2이고 위상이 서로 반대인 두 개의 클럭신호(CLK1, CLK2)가 생성된다. 상기 두 클럭신호(CLK1, CLK2)의 파형은 도4에 도시된 바와 같다.The main clock signal MCLK is input to an input terminal of the T-type flip-flop 41, and the T-type flip-flop 41 divides and outputs the main clock signal MCLK. Accordingly, two clock signals CLK1 and CLK2 are generated at the output terminal and the inverted output terminal of the T-type flip-flop 41 having frequencies 1/2 of the main clock signal MCLK and phases opposite to each other. The waveforms of the two clock signals CLK1 and CLK2 are as shown in FIG.

이때, 클럭신호(CLK1)는 시프트 레지스터부(21) 내의 홀수 째 플립플롭의 클럭단에 입력되며, 클럭신호(CLK2)는 짝수 째 플립플롭의 클럭단에 각각 입력된다. 따라서, 각 플립플롭은 해당 클럭단 신호의 라이징 에지에서 입력단의 데이타를 출력단에 유지시키며, 도4의 Q1∼Q4에 도시되어 있듯이, 샘플링 펄스가 클럭신호(CLK1, CLK2)의 반클럭 단위로 각 플립플롭의 출력단에서 나타난다.At this time, the clock signal CLK1 is input to the clock terminal of the odd flip-flop in the shift register section 21, and the clock signal CLK2 is input to the clock terminal of the even-numbered flip-flop, respectively. Accordingly, each flip-flop maintains the data of the input stage at the rising edge of the corresponding clock stage signal at the output stage. As shown in Q1 to Q4 of FIG. Appears at the output of the flip-flop.

논리연산부(22)는 다수의 배타적 논리합 소자를 가지고 있으며, 각 배타적 논리합 소자는 상기 다수의 플립플롭 중 이웃하는 두 개의 출력을 입력받는다. 즉, 각 배타적 논리합 소자는 이웃하는 두 플립플롭의 출력에 대하여 배타적 논리합 연산을 수행한 후, 그 결과 얻어지는 파형을 래치 제어 펄스로서 상기 래치회로(23)에 제공한다. 도4의 C1, C2, C3에 도시된 바와 같이, 래치 제어 펄스는 두 개의 하이 구간을 가지는 펄스신호이다.The logic operation unit 22 has a plurality of exclusive OR elements, and each exclusive OR element receives two neighboring outputs of the plurality of flip-flops. That is, each exclusive OR element performs an exclusive OR operation on the outputs of two neighboring flip-flops, and then provides the resulting waveform to the latch circuit 23 as a latch control pulse. As shown in C1, C2, and C3 of Fig. 4, the latch control pulse is a pulse signal having two high periods.

래치회로(23)는 상기 래치 제어 펄스의 두 하이 구간 중 하나를 이용하여 래치 제어 펄스의 하이 구간에서 대응하는 색신호 데이타(RGB DATA')를 출력단에 유지시킨다. 그 이전에 색신호 데이타(RGB DATA')는 인터페이스 회로 내부의 지연회로(42)로부터 얻어지며, 이것은 래치 제어 펄스가 두 개의 하이 구간을 가지므로, 색신호 데이타가 상기 래치 제어 펄스의 하이 구간보다 더 나중에 위치하도록 하기 위한 것이다.The latch circuit 23 maintains the corresponding color signal data RGB DATA 'at the high end of the latch control pulse by using one of the two high periods of the latch control pulse. Previously, the color signal data RGB DATA 'is obtained from the delay circuit 42 inside the interface circuit, which is why the color signal data is later than the high period of the latch control pulse since the latch control pulse has two high periods. To be located.

도5에 도시된 것은 지연회로(42)의 상세 회로도이며, 지연회로(42)는 색신호 데이타(RGB DATA)의 비트수와 동일한 수의 플립플롭으로 구성된다. 상기 지연회로(42) 내의 각 플립플롭은 메인 클럭신호에 따라 대응하는 색신호 데이타의 비트를 1클럭 지연시킨 후 출력단에 제공한다.5 is a detailed circuit diagram of the delay circuit 42, and the delay circuit 42 is composed of flip flops equal to the number of bits of the color signal data RGB DATA. Each flip-flop in the delay circuit 42 delays the corresponding bit of the color signal data by one clock in accordance with the main clock signal and provides it to the output terminal.

한편, 래치 제어 펄스(C1∼Cn)의 두 개의 하이구간 중 나머지 하나는 래치회로(23)에서의 프리충전(precharge) 동작을 위해 사용될 수 있다.Meanwhile, the other one of the two high sections of the latch control pulses C1 to Cn may be used for the precharge operation in the latch circuit 23.

또한, 종래와 같이 하나의 하이구간을 가지는 래치 제어 펄스를 생성하기 위해서는, 논리연산부(22)의 각 배타적 논리합 소자를 논리곱 소자로 대치함에 의해 달성된다. 즉, 상기와 같이 논리연산부(23)를 구성하면, 각 래치 제어 펄스는 이웃하는 두 플립플롭의 출력을 논리곱하여 얻어지므로, 두 플립플롭의 출력이 모두 하이인 경우에만 하이구간을 가진다. 도3에서 래치회로(23) 이후의 동작은 상기 도1을 참조한 설명과 동일하므로, 중복을 피하기 위하여 여기서는 추가의 설명을 하지 않는다.In addition, in order to generate a latch control pulse having one high section as in the related art, it is achieved by replacing each exclusive OR element of the logic operation unit 22 with an AND product. That is, when the logical operator 23 is configured as described above, each latch control pulse is obtained by performing an AND operation on the outputs of two neighboring flip-flops, and thus has a high section only when the outputs of both flip-flops are high. Since the operation after the latch circuit 23 in Fig. 3 is the same as that described with reference to Fig. 1 above, no further explanation is given here to avoid duplication.

이 발명의 실시예에서 설명된 소스 구동회로는 디지탈 방식이지만, 이 발명의 원리는 아날로그 소스 구동회로에도 적용될 수 있다. 통상, 아날로그 소스 구동회로에서도 시프트 레지스터부가 사용되므로, 위상이 서로 반대이고 주파수가 메인 클럭신호의 1/2인 두 개의 클럭신호를 시프트 레지스터부에 적용되도록 아날로그 소스 구동회로를 구성할 수 있다.Although the source driving circuit described in the embodiment of the present invention is digital, the principle of the present invention can be applied to the analog source driving circuit. In general, since the shift register portion is also used in the analog source driving circuit, the analog source driving circuit can be configured so that two clock signals having opposite phases and having a frequency 1/2 of the main clock signal are applied to the shift register portion.

이 발명에 따른 액정 표시 장치의 소스 구동회로는 구동 주파수가 메인 클럭신호의 1/2이기 때문에 노이즈 및 전자파의 발생을 종래에 비해 감소시킬 수 있다. 또한, 메인 클럭을 간단히 2분주하여 두 개의 클럭신호를 생성하므로 인터페이스 회로가 복잡해지는 것을 막을 수 있다. 이에 더하여, 래치 제어 펄스가 두 개의 하이구간을 가지도록 하여 래치회로를 프리충전시킬 수 있다.In the source driving circuit of the liquid crystal display according to the present invention, since the driving frequency is 1/2 of the main clock signal, the generation of noise and electromagnetic waves can be reduced as compared with the related art. In addition, by simply dividing the main clock into two separate clock signals, the interface circuit can be prevented from becoming complicated. In addition, the latch control pulse can have two high sections to precharge the latch circuit.

Claims (3)

서로 직렬 연결된 다수의 플립플롭을 가지며, 상기 다수의 플립플롭 중 최초의 플립플롭의 입력단에는 샘플링 펄스가 입력되며, 상기 다수의 플립플롭 중 홀수 째 플립플롭의 클럭단에는 주파수가 메인 클럭신호의 1/2인 제1클럭신호가 입력되며, 짝수 째 플립플롭의 클럭단에는 주파수가 상기 제1클럭신호와 동일하고 위상이 반대인 제2클럭신호가 입력되며, 각 플립플롭은 클럭단 신호의 라이징 에지에서 입력단의 데이타를 출력단에 유지시키는 시프트 레지스터부;A plurality of flip-flops are connected in series with each other, and a sampling pulse is input to an input terminal of the first flip-flop among the plurality of flip-flops, and a frequency is equal to 1 of the main clock signal. A first clock signal of / 2 is input, and a second clock signal having a frequency equal to the first clock signal and opposite in phase is input to the clock terminal of the even-numbered flip-flop, and each flip-flop is a rising edge of the clock-end signal. A shift register section for holding data at the input terminal at the edge at the output terminal; 상기 시프트 레지스터부 내의 이웃하는 두 플립플롭의 출력을 이용하여 소정의 래치 제어 펄스를 생성하는 논리연산부; 및A logic operation unit generating a predetermined latch control pulse by using outputs of two neighboring flip-flops in the shift register unit; And 인터페이스 회로에서 제공되는 색신호의 데이타를 메인 클럭신호를 이용하여 소정 클럭 지연시켜 얻어진 색신호의 데이타를 상기 논리연산부에서 생성된 래치 제어 펄스의 하이구간에서 출력단에 유지시키는 래치회로를 포함하는,And a latch circuit for holding the data of the color signal obtained by delaying the data of the color signal provided from the interface circuit by a predetermined clock by using the main clock signal at the output terminal in the high section of the latch control pulse generated by the logic operation unit. 액정 표시 장치의 듀얼 클럭 소스 구동회로.Dual clock source driving circuit of liquid crystal display device. 제1항에 있어서, 상기한 논리연산부는The logic operation unit of claim 1, wherein the logic operation unit is performed. 상기 다수의 플립플롭 중 이웃하는 두 플립플롭의 출력을 입력하도록 연결된 다수의 배타적 논리합 소자를 가지는,Having a plurality of exclusive-OR elements connected to input the output of two neighboring flip-flops among the plurality of flip-flops, 액정 표시 장치의 듀얼 클럭 소스 구동회로.Dual clock source driving circuit of liquid crystal display device. 제1항에 있어서, 상기한 논리연산부는The logic operation unit of claim 1, wherein the logic operation unit is performed. 상기 다수의 플립플롭 중 이웃하는 두 플립플롭의 출력을 입력하도록 연결된 다수의 논리곱 소자를 가지는 액정 표시 장치의 듀얼 클럭 소스 구동회로.And a plurality of logical AND elements connected to input outputs of two neighboring flip flops among the plurality of flip flops.
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