KR950010756B1 - The enable signal driving circuit of lcd - Google Patents
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Abstract
Description
제 1 도는 종래 액정표시장치 구동회로도.1 is a conventional liquid crystal display driving circuit diagram.
제 2 도는 종래 액정표시장치 구동회로의 인에이블 타이밍도.2 is an enable timing diagram of a conventional liquid crystal display driving circuit.
제 3 도는 본 발명의 인에이블신호 구동회로도.3 is an enable signal driving circuit diagram of the present invention.
제 4 도는 본 발명의 인에이블신호 구동회로의 실시예 회로도.4 is an exemplary circuit diagram of an enable signal driving circuit of the present invention.
제 5 도는 본 발명의 인에이블 타이밍도.5 is an enable timing diagram of the present invention.
제 6 도는 본 발명의 실시예 회로에 의한 인에이블 타이밍도.6 is an enable timing diagram according to an embodiment circuit of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
3, 4 : 플립플롭 5 : 제 1 로직부3, 4: flip-flop 5: first logic section
6 : 제 2 로직부6: second logic section
본 발명은 액정표시장치(LCD)의 구동회로에 관한 것으로, 특히 액정표시모듈의 인에이블 신호를 시스탬클록과 동기시켜 고속으로 공급할 수 있도록 한 인에이블 신호 구동회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit of a liquid crystal display (LCD), and more particularly to an enable signal driving circuit capable of supplying an enable signal of a liquid crystal display module at high speed in synchronization with a system clock.
종래의 액정표시장치 구동회로는 마이크로 프로세서에서 소프트웨어적으로 액정표시모듈을 구동시키고 있다.Conventional liquid crystal display driving circuits drive liquid crystal display modules in software in a microprocessor.
즉, 제 1(a) 도에서와 같이 마이크로 프로세서(1)로부터 액정표시모듈(2)에 데이타(DATA)와 전원(POWER)을 공급하고, 상기 데이타 전송 타이밍에 맞춰 액정표시소자를 구동시켜주는 제어데이타(CONTROL)를 공급하여 액정표시모듈(2)을 구동시킨다.That is, as shown in FIG. 1 (a), the data DATA and the power supply are supplied from the microprocessor 1 to the liquid crystal display module 2, and the liquid crystal display is driven in accordance with the data transfer timing. The control data (CONTROL) is supplied to drive the liquid crystal display module (2).
이때 데이타의 전송 타이밍은 제 2 도에서와 같이 데이타(DATA)의 유효기간중에 제어데이타로서 인에이블신호(EN)를 액티브시켜 주므로서 원하는 정보의 액정표시가 이루어지도록 하며, 이 타이밍에서 ts=180nsec, th=10ns를 확보해야만 액정표시모듈(2)에서 마이크로 프로세서(1)의 데이타를 인식할 수 있다.At this time, as shown in FIG. 2, the timing of data transmission is to activate the enable signal EN as a control data during the valid period of the data DATA, so that the liquid crystal display of desired information is achieved. At this timing, ts = 180 nsec. , th = 10 ns must be secured so that the liquid crystal display module 2 can recognize the data of the microprocessor 1.
그리고 통상, 인에이블 주기는 670nsec 내지 1000nsec이므로 1msec이내에 연속되는 인에이블신호는 사용할 수 없다.In general, since the enable period is 670 nsec to 1000 nsec, the enable signal that is continuous within 1 msec cannot be used.
이와 같은 종래의 인에이블 신호의 공급은 마이크로 프로세서(1)에서 소프트웨어적으로 수행하였으므로 마이크로 프로세서는 고속의 클록이 요구되고 따라서 시스템 구현에 제약이 수반되며 처리 프로그램의 부담이 커지게 되는 문제점이 있다.Since the supply of the conventional enable signal is performed in software in the microprocessor 1, the microprocessor requires a high-speed clock, and therefore, a system implementation constraint and a burden on the processing program become large.
또한 종래의 액정표시모듈중에서 제 1(b) 도에서와 같이 복수의 인에이블신호(EN1)(EN2)가 요구되는 모듈(2')의 경우에는 상기와 같은 제약과 부담이 더욱 가중되는 문제점이 있다.In addition, in the case of the module 2 'which requires a plurality of enable signals EN1 and EN2 as shown in FIG. 1 (b), the above-mentioned constraints and burdens are further increased. have.
본 발명은 마이크로 프로세서로부터의 포트제어신호와 선택신호를 입력받아 시스템 클록에 동기된 인에이블 신호를 하드웨어적으로 발생시켜 주므로서 고속의 인에이블 구동이 가능하고 마이크로 프로세서의 신호처리 부담을 경감시켜줄 수 있도록 한 액정표시장치의 인에이블신호 구동회로를 제공함을 목적으로 한다.The present invention can enable the high-speed enable driving and reduce the signal processing burden of the microprocessor by generating the enable signal synchronized with the system clock by receiving the port control signal and the selection signal from the microprocessor. An object of the present invention is to provide an enable signal driving circuit of a liquid crystal display device.
제 3 도는 상기한 본 발명의 목적을 달성하기 위한 인에이블신호 구동회로의 구성을 나타낸 것으로, 이를 참조하면 본 발명은, 입력클록(CLK)을 분주하는 플립플롭(3)과 상기 분주된 클록에 맞춰 포트제어신호를 지연 처리하는 플립플롭(4)과, 상기 지연처리된 포트제어신호와 지연되지 않은 포트제어신호를 논리조합하여 인에이블 신호를 출력하는 제 1 로직부(5)와, 상기 제 1 로직부(5)의 출력신호를 선택신호에 따라 액정표시모듈(2)에 인에이블신호(EN)로 공급하는 제 2 로직부(6)로 구성된다.3 shows a configuration of an enable signal driving circuit for achieving the above object of the present invention. Referring to this, the present invention relates to a flip-flop 3 that divides an input clock CLK and a divided clock. A flip-flop (4) for delaying the port control signal in accordance with the above, a first logic section (5) for outputting an enable signal by logically combining the delayed port control signal and the non-delayed port control signal, and the first The second logic unit 6 is configured to supply the output signal of the first logic unit 5 to the liquid crystal display module 2 as an enable signal EN according to the selection signal.
상기 제 1 로직부(5)는 포트제어신호(PCTL)와 지연처리된 포트제어신호(Q2)를 입력으로 하여 PCTL+Q2의 로직으로 구성되고, 상기 제 2 로직부(6)는 NOR게이트(6A)로 구성된다. 그리고 상기 제 1 로직부(5)의 논리 회로구성을 위한 NOR게이트(54)와 인버터(5B)를 포함한다.The first logic section 5 is composed of the logic of PCTL + Q2 by inputting the port control signal PCTL and the delayed port control signal Q2, and the second logic section 6 comprises a NOR gate ( 6A). And an NOR gate 54 and an inverter 5B for configuring a logic circuit of the first logic unit 5.
이와같이 구성된 본 발명의 인에이블신호 구동동작을 상기 제 3 도 및 제 5(a) 도 내지 제 5(h) 도를 참조로 하여 설명하면 다음과 같다.The enable signal driving operation of the present invention configured as described above will be described with reference to FIGS. 3, 5 (a) and 5 (h).
플립플롭(3)은 그 반전출력(/Q1)을 압력(D1)으로 피이드백받고 제 5(a) 도와 같은 클록(CLK)을 입력(CK1)받아 이 클록(CLK)을 제 5(b) 도와 같이 분주하여 출력(Q1)하며, 이 분주된 클록은 시스템 클록(SCLK)으로 공급되는 한편 후단의 플립플롭(4)의 클록(CK2)으로 공급한다.The flip-flop 3 feeds its inverted output / Q1 to the pressure D1 and receives a clock CLK equal to the fifth (a) degree (CK1) and receives the clock CLK as the fifth (b). The frequency converter divides the output Q1, and the divided clock is supplied to the system clock SCLK and supplied to the clock CK2 of the flip-flop 4 at the rear stage.
플립플롭(4)은 제 5(d) 도와 같은 포트제어신호(PCTL)를 입력(D2)으로 받고 상기 분주된 클록을 클록을 입력(CK2)받아 제 5(e) 도와 같이 지연처리된 포트제어신호를 출력(Q2)하며, 이 신호는 제 1 로직부(5)의 NOR게이트(5A) 일측에 입력된다.The flip-flop 4 receives the port control signal PCTL as the fifth (d) diagram as the input D2 and receives the divided clock as the clock input CK2 to control the delayed port as the fifth (e) diagram. A signal is output (Q2), which is input to one side of the NOR gate 5A of the first logic unit 5.
NOR게이트(5A)의 타측에는 지연되지 않은 포트제어신호(PCTL)가 입력되므로 NOR게이트(5A)의 출력은 입력된 두신호가 모두 로우인 경우에만 하이신호를 출력하고, 이 신호는 인버터(5B)로 반전되어 제 5(f) 도와 같이 출력된다.Since the non-delayed port control signal PCTL is input to the other side of the NOR gate 5A, the output of the NOR gate 5A outputs a high signal only when both input signals are low, and this signal is an inverter 5B. Is inverted to " (5) "
제 1 로직부(5)에서 출력된 신호는 제 2 로직부(6)의 NOR게이트(6A)에 입력되고, NOR게이트(6A)에는 제 5(g) 도와 같이 선택신호(SEL)가 입력되므로 제 1 로직부(5)의 출력신호는 선택신호(SEL)가 로우인 기간동안 반전되어 제 5(h) 도와 같이 액정표시모듈(2)의 인에이블신호(EN)를 공급하게 되는 것이다.Since the signal output from the first logic section 5 is input to the NOR gate 6A of the second logic section 6, the selection signal SEL is input to the NOR gate 6A as shown in the fifth (g) diagram. The output signal of the first logic unit 5 is inverted during the period when the selection signal SEL is low to supply the enable signal EN of the liquid crystal display module 2 as shown in the fifth (h).
한편 액정표시모듈(2)에서 복수의 인에이블신호(EN→EN, EN2)를 필요로 하는 경우의 인에이블 신호구동회로는 본 발명의 실시예로서 제 4 도에서와 같이, 선택신호()에 따라 입력 인에이블신호(EN)를 복수로 분리 선택하여 액정표시모듈(2)에 출력해주는 제 3 로직부(7)로 구성되고, 상기 제 3 로직부(7)는 선택신호(SEL)와 인에이블신호(EN)를 입력으로 하여 복수의 인에이블신호(EN1)(EN2)를 출력하는 EN1=EN*SEL, EN2=EN*의 로직으로 구성되며, 이 로직을 구성하는 인버터(7A)와 NOR게이트(7B)(7C)를 포함한다.On the other hand, the enable signal driving circuit in the case where the liquid crystal display module 2 requires a plurality of enable signals (EN → EN, EN2) is an embodiment of the present invention, as shown in FIG. The third logic unit 7 is configured to separately select a plurality of input enable signals EN and output the same to the liquid crystal display module 2. The third logic unit 7 is a selection signal SEL. EN1 = EN * SEL and EN2 = EN * for outputting a plurality of enable signals EN1 (EN2) with the input of the enable signal EN. It consists of the logic of, and comprises the inverter 7A and the NOR gates 7B and 7C constituting this logic.
상기 실시예에 의한 인에이블신호 구동동작은 다음과 같다.The enable signal driving operation according to the embodiment is as follows.
상기 제 2 로직부(6)로부터 제 6(a) 도와 같이 출력되는 인에이블신호(EN)를 제 6(b) 도와 같이 반전시켜 이 반전된 인에이블신호(EN)가 NOR게이트(7B)(7C)에 입력되고, 이때 마이크로 프로세서(1)로부터 선택신호(SEL)가 제 6(c) 도와 같이 입력된다.The enable signal EN outputted from the second logic section 6 with the sixth (a) diagram is inverted with the sixth (b) diagram so that the inverted enable signal EN is the NOR gate 7B ( 7C), and at this time, the selection signal SEL is input together with the sixth (c) diagram from the microprocessor 1.
선택신호(SEL)는 인버터(7B)로 반전되어 NOR게이트(8B)에 입력되므로 NOR게이트(7B)는 선택신호(SEL)가 하이인 구간에서 제 6(d) 도와 같이 반전된 인에이블신호(/EN)를 제 1 인에이블신호(EN1)로 출력해준다.Since the selection signal SEL is inverted by the inverter 7B and input to the NOR gate 8B, the NOR gate 7B is inverted as shown in the sixth d in the period when the selection signal SEL is high. / EN) is output as the first enable signal EN1.
그리고 선택신호(SEL)가 로우인 구간에서 NOR게이트(7C)는 반전된 인에이블신호(/EN)를 제 6(e) 도와 같이 제 2 인에이블신호(EN2)로 출력해 주므로서 복수의 인에이블신호 구동이 수행되는 것이다.In the period where the selection signal SEL is low, the NOR gate 7C outputs the inverted enable signal / EN as the second enable signal EN2 as shown in the sixth (e). Able signal driving is performed.
이상에서 설명한 바와 같이 본 발명에 의하면 하드웨어적으로 액정표시모듈의 인에이블신호 구동이 이루어지므로 마이크로 프로세서의 부담을 줄일 수 있고 고속의 데이타 전송이 가능하여 단위시간당 데이타 전송량을 높일 수 있는 효과가 있다.As described above, according to the present invention, the enable signal driving of the liquid crystal display module is performed in hardware, thereby reducing the burden on the microprocessor and enabling high-speed data transfer, thereby increasing the data transfer amount per unit time.
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