KR100392539B1 - 비휘발성 듀얼 트랜지스터 메모리 셀을 가진 반도체메모리 - Google Patents

비휘발성 듀얼 트랜지스터 메모리 셀을 가진 반도체메모리 Download PDF

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Abstract

본 발명은 하나의 N채널 선택 트랜지스터 및 하나의 N채널 메모리 트랜지스터를 포함하는 특히 비휘발성 듀얼 트랜지스터 메모리 셀을 가진 반도체 메모리에 관한 것이다. 반도체 메모리는 마찬가지로 본 발명의 대상인, 전달 트랜지스터를 가진 트리거 회로를 포함한다. 본 발명에 따른 반도체 메모리의 전달 트랜지스터는 P채널 전달 트랜지스터로 구현되고, 전달 채널 단자는 메모리 셀로 연장되는 행 라인에 접속된다. 따라서, 프로그래밍에 필요한 전압이 적은 기술적 비용으로 얻어질 수 있다.

Description

비휘발성 듀얼 트랜지스터 메모리 셀을 가진 반도체 메모리 {SEMICONDUCTOR MEMORY WITH NON-VOLATILE DUAL TRANSISTOR MEMORY CELLS}
이러한 반도체 메모리에서는 개별 트랜지스터가 FET 기술로 반도체 기판상에 구현된다. 메모리 트랜지스터는 플로팅 게이트를 가지므로, 채널 단자 및 게이트 단자에 적합한 전압의 인가에 의해 그것이 프로그래밍됨으로써, 그것이 영구적으로 또는 비휘발성으로 소정 상태를 취할 수 있다.
메모리 셀의 판독을 위해, 메모리 채널 단자 및 선택 채널 단자가 서로 접속된다. 다른 자유 메모리 채널 단자 또는 다른 자유 선택 채널 단자는 메모리 셀로 연장된 열 라인에 접속된다. 이 경우, 선택 트랜지스터는 그것이 도통되도록 트리거된다. 이때, 상응하는 열 라인에 전압 인가시 전류가 흐르면, 선행 단계에서 메모리 트랜지스터가 "도통되게" 프로그래밍되었거나 또는 기록되었다. 선택 트랜지스터의 도통시 열 라인에 전압을 인가해도 전류가 흐르지 않으면, 선행 단계에서 메모리 트랜지스터가 "도통되지 않게" 프로그래밍되었거나 또는 소거되었다.
유럽 특허 공개 제 0317 443 A1호에는 하나의 선택 트랜지스터 및 하나의 플로팅 게이트 트랜지스터를 포함하는 듀얼 트랜지스터 메모리 셀이 공지되어 있다. 트리거를 위해 플로팅 게이트 트랜지스터의 게이트에 특별한 전압이 제공된다.이러한 메모리에서는 특히 프로그래밍에 필요한 전압이 많은 기술적 비용으로 발생된다는 문제점이 있다. 게다가, 메모리 셀의 프로그래밍시 실제로 프로그래밍을 위해 선택되지 않은 다른 메모리 셀에서 종종 에러가 발생한다.
본 발명은
- 하나의 N채널 선택 트랜지스터 및 하나의 N채널 메모리 트랜지스터를 포함하고,
- 상기 N채널 선택 트랜지스터는 하나의 선택 게이트 단자 및 2개의 선택 채널 단자를 포함하며, 상기 선택 게이트 단자는 메모리 셀로 연장된 행 라인에 접속되고,
- N채널 메모리 트랜지스터는 하나의 메모리 게이트 단자 또는 콘트롤 게이트 및 2개의 메모리 채널 단자를 포함하며,
- 제 2 메모리 채널 단자 및 제 1 선택 채널 단자가 서로 접속되고, 다른 메모리 채널 단자 또는 다른 선택 채널 단자가 메모리 셀로 연장된 열 라인에 접속되는,
적어도 하나의 비휘발성 메모리 셀을 포함하며, 반도체 메모리가 제 1 및 제 2 전달 채널 단자를 가진 적어도 하나의 전달 트랜지스터를 포함하고, 상기 제 1 전달 채널 단자가 메모리 게이트 단자에 접속되는, 반도체 메모리에 관한 것이다.
도 1은 본 발명에 따른 제 1 반도체 메모리의 회로도이고,
도 2는 본 발명에 따른 제 2 반도체 메모리의 회로도이다.
본 발명의 목적은 적은 기술적 비용으로 장애 없이 프로그래밍될 수 있는 메모리 셀 및 반도체 메모리를 제공하는 것이다.
상기 목적은 전달 트랜지스터가 P채널 전달 트랜지스터로 구현되고, 제 2 전달 채널 단자가 선행 기술에서와 같이 외부 콘트롤게이트 전압과 접속되지 않고 메모리 셀로 연장된 행 라인과 접속됨으로써 달성된다.
본 발명은 이러한 회로에서 전달 트랜지스터의 한계 전압 손실이 극복됨으로써, 보다 높은 전달 게이트 전압이 제공되어야 한다는 사실을 기초로 한다. 이러한 문제점은 전달 트랜지스터가 감소된 한계 전압을 가진 트랜지스터로서 구현됨으로써 해결될 수 있지만, 이것은 높은 기술적 비용을 감수해야 한다.
전달 트랜지스터의 본 발명에 따른 디자인 및 결선에서는 메모리 트랜지스터의 프로그래밍을 위해 전달 게이트 한계 전압이 더 이상 극복될 필요가 없으므로, 낮은 기술적 비용으로 확실한 프로그래밍이 가능하다.
본 발명은 또한 선행 기술에서 콘트롤 게이트 전압이 실제로 트리거되지 않은 메모리 셀에서 전달 트랜지스터의 특별한 결선에 의해 규정되지 않은 자유 동작으로 "프로팅"되며, 이것은 프로그래밍 전압의 용량성 오버커플링을 야기시킬 수 있다는 사실을 기초로 한다. 이러한 용량성 오버커플링이 본 발명에 따른 반도체 메모리의 메모리 셀에서는 나타나지 않는데, 그 이유는 본 발명에 따른 반도체 메모리의 프로그래밍시 각각의 메모리 게이트 단자가 규정된 상태에 놓이기 때문이다.
본 발명에 따른 실시예에서 전달 트랜지스터의 전달 게이트 단자에 고전압으로 변환된 논리 신호가 제공된다. 이것을 위해, 메모리 셀의 각각의 프로그래밍 상태를 트리거시키는 논리 신호가 사용된다. 전달 트랜지스터를 P채널 트랜지스터로 구현함으로써, 제조가 복잡한, 전달 게이트 단자의 트리거를 위한 인버터가 제공될 필요가 없는데, 그 이유는 게이트가 트리거되는 경우 P채널 전달 트랜지스터가 차단되고 게이트가 트리거되지 않는 경우에는 도통되기 때문이다. 물론, 이러한 인버터를 가진 전달 트랜지스터는 N채널 전달 트랜지스터로도 형성될 수 있다.
본 발명에 따른 장치에 의해 총 프로그래밍 전압이 손실 없이 그리고 부가의 특별한 조치 없이 전달 트랜지스터의 채널을 통해 메모리 게이트 단자로 접속될 수 있다.
전달 트랜지스터가 N채널 트랜지스터로 구현되면, 메모리 트랜지스터 및 선택 트랜지스터가 P채널 트랜지스터로 형성되는 메모리로도 본 발명이 구현될 수 있다. 그러나, 이러한 장치에서는 소위 "홀 라인"이 전하 캐리어의 이송을 위해 사용되는 것이 바람직할 수 있는데, 이것은 이전에는 불필요한 것이다.
본 발명의 또다른 실시예에서, 트리거 회로는 하나의 N채널 방전 트랜지스터를 포함한다. 상기 방전 트랜지스터는 방전 게이트 단자 및 제 1 및 제 2 방전 채널 단자를 포함한다. 제 1 방전 채널 단자는 메모리 게이트 단자에 접속되고, 제 2 방전 채널 단자는 접지에 접속된다. 방전 게이트 단자는 전달 트랜지스터를 트리거시키는 콘트롤 라인에 접속된다.
이러한 방전 트랜지스터는 메모리 셀의 프로그래밍 동안 메모리 게이트 단자가 프로그래밍 프로세스에서 규정된 전위, 특히 접지 전위에 접속되는 것을 보장한다. 따라서, 전달 트랜지스터의 차단시 메모리 게이트 단자가 0V의 전위에 놓이는 것이 보장된다.
본 발명에 따른 반도체 메모리는 행 및 열로 조직된다. 행내에는 다수의 메모리 셀의 선택 게이트 단자 및 메모리 게이트 단자가 병렬 접속되고 열내에는 제 1 메모리 채널 단자 또는 제 2 선택 채널 단자가 병렬 접속된다. 따라서, 본 발명에 따른 메모리가 매우 간단히 행 및 열로 배치될 수 있다.
본 발명에 따라 결선된 전달 트랜지스터를 포함하는 트리거 회로를 가진 적어도 하나의 열이 제공된다. 트리거 회로는 하나의 블록 선택 게이트 단자 및 2개의 블록 선택 채널 단자를 가진 P채널 블록 선택 트랜지스터를 부가로 포함할 수 있다. 제 1 블록 선택 채널 단자는 메모리 셀로 연장된 행 라인에 접속되고, 제 2 블록 선택 채널 단자는 제 1 전달 채널 단자에 접속된다. 이로 인해, 메모리 셀의 프로그래밍을 위한 반도체 메모리가 개별 블록으로 세분되며, 이것은 특히 바람직한데 그 이유는 그로 인해 반도체 메모리의 하나의 행에 대해 특정 상태를 프로그래밍할 필요가 없고 단지 상기 행으로부터 선택된 블록에 대해서만 특정 상태를 프로그래밍하면 되기 때문이다. 따라서, 개별 블록을 소거하는 것이 가능하다. 이것을 위해, 블록 선택 트랜지스터가 블록 선택 콘트롤 라인을 통해 트리거될 수 있도록 블록 선택 게이트 단자에 접속된 블록 선택 콘트롤 라인이 제공된다.
본 발명은 또한 전술한 바와 같이 결선된 전달 트랜지스터를 가진 적어도 하나의 메모리 셀을 트리거시키기 위한 트리거 회로에 관한 것이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 반도체 기판상에 구현된 본 발명에 따른 제 1 반도체 메모리의 회로도이다. 도 1에는 4개의 메모리 셀(Z1), (Z2), (Z3) 및 (Z4)을 포함하는 반도체 메모리의 부분 영역만이 도시된다. 메모리 셀(Z1), (Z2), (Z3) 및 (Z4)은 2개의 행 라인(AG1), (AG2) 및 2개의 열 라인(SP1), (SP2)을 통해 트리거될 수 있다.
메모리 셀(Z1), (Z2), (Z3) 및 (Z4)의 트리거를 위해 트리거 회로가 사용된다. 트리거 회로는 전달 트랜지스터(TT1), 방전 트랜지스터(ET1), 전달 트랜지스터(TT2) 및 방전 트랜지스터(ET2)를 포함한다. 상기 트랜지스터들은 하나의 기록 신호 라인(SCHRX)을 통해 트리거된다. 고전압으로 변환된 신호가 기록 신호 라인(SCHRX)상에 인가된다. 상기 신호는 기록 프로세스를 제어하는 논리 신호로부터 발생된다.
전달 트랜지스터(TT1) 및 전달 트랜지스터(TT2)는 FET 기술로 P채널 트랜지스터로 제조되는 한편, 방전 트랜지스터(ET1) 및 방전 트랜지스터(ET2)는 FET 기술로 N채널 트랜지스터로 구현된다.
메모리 셀(Z1)은 하나의 선택 트랜지스터(AT1) 및 하나의 메모리 트랜지스터(ST1)을 포함한다. 선택 트랜지스터(AT1)는 FET 기술로 종래의 N채널 트랜지스터로 제조되는 한편, 메모리 트랜지스터(ST1)는 소위 "플로팅 게이트"를 가진 N채널 트랜지스터로 구현된다. 선택 트랜지스터(AT1)의 제 1 선택 채널 단자는 열 라인(SP1)에 접속되는 한편, 선택 트랜지스터(AT1)의 제 2 선택 채널 단자는 메모리 트랜지스터(ST1)의 제 1 메모리 채널 단자에 접속된다. 메모리 트랜지스터(ST1)의 제 2 메모리 채널 단자는 공통 소오스 라인(SOURCE)에 접속된다.
선택 트랜지스터(AT1)의 선택 게이트 단자는 행 라인(AG1)에 접속된다. 마찬가지로 전달 트랜지스터(TT1)의 제 2 전달 채널 단자는 행 라인(AG1)에 접속된다. 전달 트랜지스터(TT1)의 제 1 전달 채널 단자는 메모리 트랜지스터(ST1)의 메모리 게이트 단자(KG1)에 접속된다. 메모리 게이트 단자(KG1)에 속한 메모리 트랜지스터(ST1)의 게이트는 소위 "플로팅 게이트"로 구현된다.
전달 트랜지스터(TT1)의 전달 게이트 단자는 기록 신호 라인(SCHRX)에 접속된다. 방전 트랜지스터(ET1)의 방전 게이트 단자도 기록 신호 라인(SCHRX)에 접속된다. 방전 트랜지스터(ET1)의 제 1 방전 채널 단자는 메모리 게이트 단자(KG1)에 접속되는 한편, 방전 트랜지스터(ET1)의 제 2 방전 채널 단자는 접지에 직접 접속된다.
메모리 셀(Z3)은 행 라인(AG1)과 관련해서 메모리 셀(Z1)에 대해 병렬 접속된다. 메모리 셀(Z3)은 종래의 FET 기술로 N채널 트랜지스터로 구현된 선택 트랜지스터(AT3), 및 "플로팅 게이트"를 가진 N채널 트랜지스터로 구현된 메모리 트랜지스터(ST3)를 포함한다. 선택 트랜지스터(AT3)의 제 1 선택 채널 단자는 열 라인(SP2)에 접속되는 한편, 선택 트랜지스터(AT3)의 제 2 선택 채널 단자는 메모리 트랜지스터(ST3)의 제 1 메모리 채널 단자에 접속된다. 메모리 트랜지스터(ST3)의 제 2 메모리 채널 단자는 공통 소오스 라인(SOURCE)에 접속된다. 선택 트랜지스터(AT3)의 선택 게이트 단자는 선택 트랜지스터(AT1)의 선택 게이트 단자에 대해 병렬 접속되고 행 라인(AG1)에 접속된다.
메모리 트랜지스터(ST3)의 메모리 게이트 단자는 메모리 트랜지스터(ST1)의메모리 게이트 단자에 대해 병렬 접속되고 전달 트랜지스터(TT1)의 제 2 전달 채널 단자에 접속된다. 따라서, 메모리 트랜지스터(ST3)의 메모리 게이트 단자가 방전 트랜지스터(ET1)의 제 1 방전 채널 단자에 접속된다.
메모리 셀(Z2)은 하나의 선택 트랜지스터(AT2) 및 하나의 메모리 트랜지스터(ST2)를 포함한다. 선택 트랜지스터(AT2)는 FET 기술로 종래의 N채널 트랜지스터로 제조되는 한편, 메모리 트랜지스터(ST2)는 소위 "플로팅 게이트"를 가진 N채널 트랜지스터로 구현된다. 선택 트랜지스터(AT2)의 제 1 선택 채널 단자는 열 라인(SP2)에 접속되는 한편, 선택 트랜지스터(AT2)의 제 2 선택 채널 단자는 메모리 트랜지스터(ST2)의 제 1 메모리 채널 단자에 접속된다. 메모리 트랜지스터(ST2)의 제 2 메모리 채널 단자는 공통 소오스 라인(SOURCE)에 접속된다.
선택 트랜지스터(AT2)의 선택 게이트 단자는 행 라인(AG2)에 접속된다. 마찬가지로 전달 트랜지스터(TT2)의 제 2 전달 채널 단자는 행 라인(AG2)에 접속된다. 전달 트랜지스터(TT2)의 제 1 전달 채널 단자는 메모리 트랜지스터(ST2)의 메모리 게이트 단자(KG2)에 접속된다. 메모리 게이트 단자(KG2)에 속한 메모리 트랜지스터(ST2)의 게이트는 소위 "플로팅 게이트"로 구현된다.
전달 트랜지스터(TT2)의 전달 게이트 단자 및 방전 트랜지스터(ET2)의 방전 게이트 단자는 기록 신호 라인(SCHRX)에 접속된다. 제 1 방전 채널 단자는 메모리 게이트 단자(KG2)에 접속되는 한편, 제 2 방전 채널 단자는 접지에 직접 접속된다. 메모리 셀(Z4)은 행 라인(AG2)과 관련해서 메모리 셀(Z2)에 대해 병렬 접속된다.메모리 셀(Z4)은 종래의 FET 기술로 N채널 트랜지스터로 구현된 선택 트랜지스터(AT4), 및 "플로팅 게이트"를 가진 N채널 트랜지스터로 구현된 메모리 트랜지스터(ST4)를 포함한다. 선택 트랜지스터(AT4)의 제 1 선택 채널 단자는 열 라인(SP2)에 접속되는 한편, 선택 트랜지스터(AT4)의 제 2 선택 채널 단자는 메모리 트랜지스터(ST4)의 제 1 메모리 채널 단자에 접속된다. 메모리 트랜지스터(ST4)의 제 2 메모리 채널 단자는 공통 소오스 라인(SOURCE)에 접속된다. 선택 트랜지스터(AT4)의 선택 게이트 단자는 선택 트랜지스터(AT2)의 선택 게이트 단자에 대해 병렬 접속되고 행 라인(AG2)에 접속된다. 메모리 트랜지스터(ST4)의 메모리 게이트 단자는 메모리 트랜지스터(ST2)의 메모리 게이트 단자에 대해 병렬 접속되고 전달 트랜지스터(TT2)의 제 2 전달 채널 단자에 접속된다. 따라서, 메모리 트랜지스터(ST4)의 메모리 게이트 단자가 방전 트랜지스터(ET2)의 제 1 방전 채널 단자에 접속된다.
메모리 셀(Z1), (Z2)은 열 라인(SP1)에 대해 병렬 접속되는 한편, 메모리 셀(Z3), (Z4)은 열 라인(SP2)에 대해 병렬 접속된다.
이하에서, 메모리 셀(Z1)의 3개의 상태, 즉 "소거", "기록" 및 "판독"을 설명한다. "소거" 상태에서는 열 라인(SP1)에 신호가 인가되지 않는데, 그 이유는 이것을 위해 신호가 필요하지 않기 때문이다. 메모리 셀(Z1)의 내용의 기록 및 판독시에만 신호가 열 라인(SP1)에 인가된다. 그러나, 이것은 본 발명의 본질에 있어 하위의 중요도를 갖기 때문에, 구체적으로 도시되지 않는다.
하기 표에는 개별 작동 상태에 대한 행 라인(AG1), (AG2), 메모리 게이트 단자(KG1), (KG2) 및 기록 신호 라인(SCHRX)의 상태가 제시된다:
AG1 KG1 AG2 KG2 SCHRX
소거 Up Up 0 O+Utp 0
기록 Up 0 0 O UP
판독 U1 U1 0 O+Utp O
상기 표에서, 전압 "Up"은 프로그래밍 전압(예컨대 18V)을, 전압 "U1"은 판독 전압을 그리고 전압 "Utp"은 p채널 트랜지스터의 한계 전압의 양의 절대값(약 1 V)이다.
표에 명확히 나타나는 바와 같이, 메모리 셀(Z1)이 배치된 메모리의 행을 소거할 때 프로그래밍 전압(Up)이 행 라인(AG1)에 인가된다. 이로 인해, 전달 트랜지스터(TT1)의 제 1 전달 채널 단자가 프로그래밍 전압(Up)의 레벨에 놓인다. 기록 신호 라인(SCHRX)상에 전압 0V가 인가되면, 전달 트랜지스터(TT1)가 도통된 상태로 되는데, 그 이유는 그것이 P채널 트랜지스터로 구현되기 때문이다. 이에 반해, 방전 트랜지스터(ET1)는 N채널 트랜지스터로 구현되므로, 방전 트랜지스터(ET1)의 방전 게이트 단자에 인가된, 기록 신호 라인(SCHRX)의 신호(0V)가 이것을 차단 상태로 이동시킨다. 이로 인해, 메모리 게이트 단자(KG1)에 프로그래밍 전압(Up)이 인가되고, 이것은 메모리 트랜지스터(ST1)의 "플로팅 게이트"를 강제로 "소거된" 상태로 만든다.
메모리 게이트 단자(KG2)가 항상 행 라인(AG2)의 전위에 따라 규정된 상태로 0V + Utp에 놓이면, 메모리 셀(Z2)은 행 라인(AG1) 및 기록 신호 라인(SCHRX)에서의 프로세스와 무관하다.
메모리 셀(Z3) 및 (Z4)이 행 라인(AG1), (AG2)과 관련해서 메모리 셀(Z1) 및(Z2)에 대해 병렬 접속되기 때문에, 이것은 상기 메모리 셀(Z1) 및 (Z2)에 상응하는 상태를 취한다. 따라서, "소거"의 상태에서 행 라인(AG1)에 응답하는 모든 메모리 셀이 소거된다.
메모리 셀(Z2) 및 메모리 셀(Z4)의 소거는 메모리 셀(Z1) 및 (Z3)의 소거에 상응하게 이루어진다.
메모리 셀(Z1)에 하나의 값이 기록될 때, 행 라인(AG1) 및 기록 신호 라인(SCHRX)에 값(Up)이 제공된다. 기록 신호 라인(SCHRX)의 상태로 인해, N채널 방전 트랜지스터(ET1)가 도통되는 한편, P채널 전달 트랜지스터(TT1)가 차단된다. 이로 인해, 접지 전위, 즉 0V가 메모리 게이트 단자(KG1)에 인가된다. 적합한 신호가 열 라인(SP1)에 인가되면 메모리 트랜지스터(ST1)가 기록되는데, 그 이유는 선택 트랜지스터(AT1)가 선택 게이트 단자에 인가된 신호(Up)로 인해 도통되기 때문이다.
이러한 점에서 메모리 셀(Z2)은 메모리 셀(Z1)에서의 프로세스와 무관한데, 그 이유는 메모리 게이트 단자(KG2)가 항상 방전 트랜지스터(ET2)를 통해 접속된 접지의 전위에 상응하게 규정된 값 0V를 유지하기 때문이다.
메모리 셀(Z1)로부터 하나의 값을 판독할 때, 행 라인(AG1)에 값(U1)이 인가되는 한편, 기록 신호 라인(SCHRX)에 신호 0이 인가된다. 이로 인해, 메모리 게이트 단자(KG1)가 전위(U1)에 놓이는 한편, 선택 트랜지스터(AT1)는 도통된 상태로 된다. 이 경우, 적합한 전압을 열 라인(SP1)에 인가하면, 메모리 트랜지스터(ST1)의 상태가 판독될 수 있다.
적합한 전압을 열 라인(SP2)에 인가하면 상기 작동 모드에서 메모리 셀(Z3)의 메모리 트랜지스터(ST3)의 메모리 상태가 판독되는데, 그 이유는 선택 트랜지스터(AT3)가 도통된 상태로 되기 때문이다. 메모리 게이트 단자(KG2)가 항상 규정된 상태로 0V + Utp에 놓이면, 메모리 셀(Z2) 및 (Z4)이 메모리 셀(Z1) 및 (Z3)의 상태와 무관한데, 그 이유는 메모리 게이트 단자(KG2)가 항상 방전 트랜지스터(ET2)를 통해 접속된 접지의 전위에 상응하게 규정된 값 0V + Utp를 유지하기 때문이다.
열 라인(SP1) 및 (SP2)은 기록 및 판독시 표준값으로 결선된다.
도 2는 반도체 기판상에 구현된, 본 발명에 따른 제 2 반도체 메모리의 회로도이다. 도 2에는 4개의 메모리 셀(Z11), (Z12), (Z13) 및 (Z14)을 포함하는 반도체 메모리의 부분 영역만이 도시된다. 4개의 메모리 셀(Z11), (Z12), (Z13) 및 (Z14)은 2개의 행 라인(AG1), (AG2) 및 2개의 열 라인(SP1), (SP2)을 통해 트리거될 수 있다.
메모리 셀(Z11), (Z12), (Z13) 및 (Z14)의 트리거를 위해 트리거 회로가 사용된다. 트리거 회로는 전달 트랜지스터(TT11), 방전 트랜지스터(ET11), 전달 트랜지스터(TT12) 및 방전 트랜지스터(ET12)를 포함한다. 상기 트랜지스터들은 하나의 기록 신호 라인(SCHRX)을 통해 트리거된다. 고전압으로 변환된 신호가 기록 신호 라인(SCHRX)에 인가된다. 상기 신호는 기록 프로세스를 제어하는 논리 신호로부터 발생된다. 트리거 회로는 또한 하나의 블록 선택 트랜지스터(BT11) 및 하나의 블록 선택 트랜지스터(BT12)를 포함한다. 블록 선택 트랜지스터(BT11)의 블록 선택 게이트 단자 및 블록 선택 트랜지스터(BT12)의 블록 선택 게이트 단자는 블록선택 신호 라인(BLKN)에 접속된다. 고전압으로 변환된 신호가 블록 선택 신호 라인(BLKN)에 인가된다. 상기 신호는 블록별 프로그래밍 과정을 제어하는 제 2 논리 신호로부터 발생된다.
삽입
전달 트랜지스터(TT11) 및 (TT12) 및 블록 선택 트랜지스터(BT11) 및 (BT12)가 FET 기술로 종래의 P채널 트랜지스터로 제조된다.
메모리 셀(Z11)은 하나의 선택 트랜지스터(AT11) 및 하나의 메모리 트랜지스터(ST11)을 포함한다. 선택 트랜지스터(AT11)는 FET 기술로 종래의 N채널 트랜지스터로 제조되는 한편, 메모리 트랜지스터(ST11)는 소위 "플로팅 게이트"를 가진 N채널 트랜지스터로 구현된다. 선택 트랜지스터(AT11)의 제 1 선택 채널 단자는 열 라인(SP1)에 접속되는 한편, 선택 트랜지스터(AT11)의 제 2 선택 채널 단자는 메모리 트랜지스터(ST11)의 제 1 메모리 채널 단자에 접속된다. 메모리 트랜지스터(ST11)의 제 2 메모리 채널 단자는 공통 소오스 라인(SOURCE)에 접속된다.
선택 트랜지스터(AT11)의 선택 게이트 단자는 행 라인(AG1)에 접속된다. 마찬가지로 블록 선택 트랜지스터(BT11)의 제 2 블록 선택 채널 단자는 행 라인(AG1)에 접속된다. 전달 트랜지스터(TT11)의 제 2 전달 채널 단자는 블록 선택 트랜지스터(BT11)의 제 1 블록 선택 채널 단자에 접속되고, 전달 트랜지스터(TT11)의 제 1 전달 채널 단자는 메모리 트랜지스터(ST11)의 메모리 게이트 단자(KG11)에 접속된다. 메모리 게이트 단자(KG11)에 속한 메모리 트랜지스터(ST11)의 게이트는 소위 "플로팅 게이트"로 구현된다. 전달 트랜지스터(TT11)의 전달 게이트 단자는 기록 신호 라인(SCHRX)에 접속된다.
방전 트랜지스터(ET11)의 방전 게이트 단자는 기록 신호 라인(SCHRX)에 접속된다. 제 1 방전 채널 단자는 메모리 게이트 단자(KG11)에 접속되는 한편, 제 2 방전 채널 단자는 접지에 직접 접속된다.
메모리 셀(Z13)은 행 라인(AG1)과 관련해서 메모리 셀(Z11)에 대해 병렬 접속된다. 메모리 셀(Z13)은 종래의 FET 기술로 N채널 트랜지스터로 구현된 선택 트랜지스터(AT13), 및 "플로팅 게이트"를 가진 N채널 트랜지스터로 구현된 메모리 트랜지스터(ST13)를 포함한다. 선택 트랜지스터(AT13)의 제 1 선택 채널 단자는 열 라인(SP2)에 접속되는 한편, 선택 트랜지스터(AT13)의 제 2 선택 채널 단자는 메모리 트랜지스터(ST13)의 제 1 메모리 채널 단자에 접속된다. 메모리 트랜지스터(ST13)의 제 2 메모리 채널 단자는 공통 소오스 라인(SOURCE)에 접속된다. 선택 트랜지스터(AT13)의 선택 게이트 단자는 선택 트랜지스터(AT11)의 선택 게이트 단자에 대해 병렬 접속되고 행 라인(AG1)에 접속된다. 메모리 트랜지스터(ST13)의 메모리 게이트 단자는 메모리 트랜지스터(ST11)의 메모리 게이트 단자에 대해 병렬 접속되고 전달 트랜지스터(TT11)의 제 2 전달 채널 단자에 접속된다. 따라서, 메모리 트랜지스터(ST13)의 메모리 게이트 단자가 방전 트랜지스터(ET11)의 제 1 방전 채널 단자에 접속된다.
메모리 셀(Z12)은 하나의 선택 트랜지스터(AT12) 및 하나의 메모리 트랜지스터(ST12)를 포함한다. 선택 트랜지스터(AT12)는 FET 기술로 종래의 N채널 트랜지스터로 제조되는 한편, 메모리 트랜지스터(ST12)는 소위 "플로팅 게이트"를 가진 N채널 트랜지스터로 구현된다. 선택 트랜지스터(AT12)의 제 1 선택 채널 단자는 열 라인(SP2)에 접속되는 한편, 선택 트랜지스터(AT12)의 제 2 선택 채널 단자는 메모리 트랜지스터(ST12)의 제 1 메모리 채널 단자에 접속된다. 메모리 트랜지스터(ST12)의 제 2 메모리 채널 단자는 공통 소오스 라인(SOURCE)에 접속된다.
선택 트랜지스터(AT12)의 선택 게이트 단자는 행 라인(AG2)에 접속된다. 마찬가지로 블록 선택 트랜지스터(BT12)의 제 2 블록 선택 채널 단자는 행 라인(AG2)에 접속된다. 전달 트랜지스터(TT12)의 제 2 전달 채널 단자는 블록 선택 트랜지스터(BT12)의 제 1 블록 선택 채널 단자에 접속되고, 전달 트랜지스터(TT12)의 제 1 전달 채널 단자는 메모리 트랜지스터(ST12)의 메모리 게이트 단자(KG12)에 접속된다. 메모리 게이트 단자(KG12)에 속한 메모리 트랜지스터(ST12)의 게이트는 소위 "플로팅 게이트"로 구현된다.
전달 트랜지스터(TT12)의 전달 게이트 단자는 기록 신호 라인(SCHRX)에 접속된다. 블록 선택 트랜지스터(BT12)의 블록 선택 게이트 단자는 블록 선택 신호 라인(BLKN)에 접속된다.
방전 트랜지스터(ET12)의 방전 게이트 단자는 기록 신호 라인(SCHRX)에 접속된다. 제 1 방전 채널 단자는 메모리 게이트 단자(KG12)에 접속되는 한편, 제 2 방전 채널 단자는 접지에 직접 접속된다.
메모리 셀(Z14)은 행 라인(AG2)과 관련해서 메모리 셀(Z12)에 대해 병렬 접속된다. 메모리 셀(Z14)은 종래의 FET 기술로 N채널 트랜지스터로 구현된 선택 트랜지스터(AT14), 및 "플로팅 게이트"를 가진 N채널 트랜지스터로 구현된 메모리 트랜지스터(ST14)를 포함한다. 선택 트랜지스터(AT14)의 제 1 선택 채널 단자는 열 라인(SP12)에 접속되는 한편, 선택 트랜지스터(AT14)의 제 2 선택 채널 단자는 메모리 트랜지스터(ST14)의 제 1 메모리 채널 단자에 접속된다. 메모리 트랜지스터(ST14)의 제 2 메모리 채널 단자는 공통 소오스 라인(SOURCE)에 접속된다. 선택 트랜지스터(AT14)의 선택 게이트 단자는 선택 트랜지스터(AT12)의 선택 게이트 단자와 병렬 접속되며 행 라인(AG2)에 접속된다. 메모리 트랜지스터(ST14)의 메모리 게이트 단자는 메모리 트랜지스터(ST12)의 메모리 게이트 단자와 병렬 접속되며 전달 트랜지스터(TT12)의 제 2 전달 채널 단자에 접속된다. 따라서, 메모리 트랜지스터(ST14)의 메모리 게이트 단자가 방전 트랜지스터(ET12)의 제 1 방전 채널 단자에 접속된다.
메모리 셀(Z11), (Z12)은 열 라인(SP1)과 관련해서 병렬 접속되는 한편, 메모리 셀(Z13), (Z14)은 열 라인(SP2)과 관련해서 병렬 접속된다.
이하에서, 메모리 셀(Z11)의 3개의 상태, 즉 "소거", "기록" 및 "판독"을 설명한다. "소거" 상태에서는 열 라인(SP1)에 신호가 인가되지 않는데, 그 이유는 이것을 위해 신호가 필요하지 않기 때문이다. 메모리 셀(Z11)의 내용의 기록 및 판독시에만 신호가 열 라인(SP1)에 인가된다. 그러나, 이것은 본 발명의 본질에 있어 하위의 중요도를 갖기 때문에, 구체적으로 도시되지 않는다.
하기 표에는 개별 작동 상태에 대한 행 라인(AG1), (AG2), 메모리 게이트 단자(KG11), (KG12) 및 기록 신호 라인(SCHRX)의 상태가 제시된다:
AG1 KG11 AG2 KG12 SCHRX
소거 Up Up 0 O+Utp 0
기록 Up 0 0 O UP
판독 U1 U1 0 O+Utp O
메모리 셀(Z1) 내지 (Z4)이 배치된 반도체 메모리의 블록이 선택되는지 또는 선택되지 않는지에 따라 블록 선택 신호(BLKN)가 전압 OV("선택됨") 또는 Up("선택되지 않음")를 취한다.
상기 표에서, 전압 "Up"은 프로그래밍 전압(예컨대 18V)을, 전압 "U1"은 판독 전압을 그리고 전압 "Utp"은 p채널 트랜지스터의 한계 전압의 양의 절대값(약 1 V)이다.
반도체 메모리의 동작 방식에 대한 하기 설명에서는 신호(BLKN)가 항상 0V이므로 블록 선택 트랜지스터의 채널이 도통된 상태이고 행 라인의 신호가 전달 트랜지스터(TT11) 및 (TT12)의 채널로 전달되는 것으로 가정한다.
표에 명확히 나타나는 바와 같이, 메모리 셀(Z11)이 배치된 메모리의 행을 소거할 때 프로그래밍 전압(Up)이 행 라인(AG1)에 인가된다. 이로 인해, 전달 트랜지스터(TT11)의 제 1 전달 채널 단자가 프로그래밍 전압(Up)의 레벨에 놓인다. 기록 신호 라인(SCHRX)에 전압(0V)이 인가되면, 전달 트랜지스터(TT11)가 도통된 상태로 되는데, 그 이유는 그것이 P채널 트랜지스터로 구현되기 때문이다. 이에 반해, 방전 트랜지스터(ET11)는 N채널 트랜지스터로 구현되므로, 방전 트랜지스터(ET11)의 방전 게이트 단자에 인가된 기록 신호 라인(SCHRX)의 신호 0V가 이것을 차단 상태로 이동시킨다. 이로 인해, 메모리 게이트 단자(KG11)에 프로그래밍 전압(Up)이 인가되고, 이것은 메모리 트랜지스터(ST11)의 "플로팅 게이트"를 강제로 "소거된" 상태로 만든다.
메모리 게이트 단자(KG12)가 항상 행 라인(AG2)의 전위에 따라 규정된 상태로 0V + Utp에 놓이면, 메모리 셀(Z12)은 행 라인(AG1) 및 기록 신호 라인(SCHRX)에서의 프로세스와 무관하다.
메모리 셀(Z13) 및 (Z14)이 행 라인(AG1), (AG2)과 관련해서 메모리 셀(Z11) 및 (Z12)에 대해 병렬 접속되기 때문에, 이것은 상기 메모리 셀(Z11) 및 (Z12)에 상응하는 상태를 취한다. 따라서, "소거"의 상태에서 행 라인(AG1)에 응답하는 모든 메모리 셀이 소거된다.
메모리 셀(Z12) 및 메모리 셀(Z14)의 소거는 메모리 셀(Z11) 및 (Z13)의 소거에 상응하게 이루어진다. 메모리 셀(Z11)에 하나의 값이 기록될 때, 행 라인(AG1) 및 기록 신호 라인(SCHRX)에 값(Up)이 제공된다. 기록 신호 라인(SCHRX)의 상태로 인해, N채널 방전 트랜지스터(ET11)가 도통되는 한편, P채널 전달 트랜지스터(TT11)가 차단된다. 이로 인해, 접지 전위, 즉 0V가 메모리 게이트 단자(KG11)에 인가된다. 적합한 신호가 열 라인(SP1)에 인가되면 메모리 트랜지스터(ST11)가 기록되는데, 그 이유는 선택 트랜지스터(AT11)가 선택 게이트 단자에 인가된 신호(Up)로 인해 도통되기 때문이다. 이러한 점에서 메모리 셀(Z12)은 메모리 셀(Z11)에서의 프로세스와 무관한데, 그 이유는 메모리 게이트 단자(KG12)가 항상 방전 트랜지스터를 통해 접속된 접지 전위에 상응하게 규정된 값 0V를 유지하기 때문이다. 메모리 셀(Z11)로부터 하나의 값을 판독할 때, 행 라인(AG1)에값(U1)이 인가되는 한편, 기록 신호 라인(SCHRX)에 신호 0이 인가된다. 이로 인해, 메모리 게이트 단자(KG11)가 전위(U1)에 놓이는 한편, 선택 트랜지스터(AT11)는 도통된 상태로 된다. 이 경우, 적합한 전압을 열 라인(SP1)에 인가하면, 메모리 트랜지스터(ST11)의 상태가 판독될 수 있다. 적합한 전압을 열 라인(SP2)에 인가하면 상기 작동 모드에서 메모리 셀(Z13)의 메모리 트랜지스터(ST13)의 메모리 상태가 판독되는데, 그 이유는 선택 트랜지스터(AT13)가 도통된 상태에 놓이기 때문이다. 메모리 게이트 단자(KG12)가 특히 방전 트랜지스터를 통해 접속된 접지로 인해 항상 규정된 상태로 0V + Utp에 놓이면, 메모리 셀(Z12) 및 (Z14)이 메모리 셀(Z11) 및 (Z13)의 상태와 무관하다. 열 라인(SP1) 및 (SP2)은 기록 및 판독시 표준값으로 결선된다.

Claims (12)

  1. - 하나의 N채널 선택 트랜지스터(AT1, AT2; AT11, AT12) 및 하나의 N채널 메모리 트랜지스터(ST1, ST2; ST11, ST12)를 포함하고,
    - 상기 N채널 선택 트랜지스터(AT1, AT2; AT11, AT12)는 하나의 선택 게이트 단자 및 2개의 선택 채널 단자를 포함하며, 상기 선택 게이트 단자는 메모리 셀(Z1, Z2; Z11, Z12)로 연장된 행 라인(AG1)에 접속되고,
    - N채널 메모리 트랜지스터(ST1, ST2; ST11, ST12)는 하나의 메모리 게이트 단자(KG1, KG2; KG11, KG12) 및 2개의 메모리 채널 단자를 포함하며,
    - 제 2 메모리 채널 단자 및 제 1 선택 채널 단자가 서로 접속되고, 제 1 메모리 채널 단자 또는 제 2 선택 채널 단자가 메모리 셀(Z1, Z2; Z11, Z12)로 연장된 열 라인(SP1)에 접속되는,
    적어도 하나의 메모리 셀을 포함하며, 반도체 메모리가 제 1 및 제 2 전달 채널 단자를 가진 적어도 하나의 전달 트랜지스터(TT1, TT2; TT11, TT12)를 포함하고, 상기 제 1 전달 채널 단자가 메모리 게이트 단자(KG1, KG2; KG11, KG12)에 접속된, 반도체 메모리에 있어서,
    - 전달 트랜지스터가 P채널 전달 트랜지스터(TT1, TT2; TT11, TT12)로 구현되고,
    - 제 2 전달 채널 단자가 메모리 셀(Z1, Z2; Z11, Z12)로 연장된 행 라인(AG1, AG2; AG11, AG12)과 접속되는 것을 특징으로 하는 반도체 메모리.
  2. 제 1항에 있어서, 전달 트랜지스터(TT1, TT2; TT11, TT12)가 콘트롤 라인(SCHRX)을 통해 트리거될 수 있도록 전달 게이트 단자에 접속된 콘트롤 라인(SCHRX)이 제공되는 것을 특징으로 하는 반도체 메모리.
  3. 제 2항에 있어서, 방전 게이트 단자 및 제 1 및 제 2 방전 채널 단자를 포함하는 N채널 방전 트랜지스터(ET1, ET2; ET11, ET12)가 제공되고, 제 1 방전 채널 단자는 메모리 게이트 단자(KG1, KG2; KG11, KG12)에 접속되며, 제 2 방전 채널 단자는 접지에 접속되고, 방전 게이트 단자는 콘트롤 라인(SCHRX)에 접속되는 것을 특징으로 하는 반도체 메모리.
  4. 제 1 항 내지 3 항 중 어느 한 항에 있어서, 반도체 메모리가 행 및 열로 조직되며, 행내에는
    - 다수의 메모리 셀(Z1, Z3; Z2, Z4; Z11, Z13; Z12, Z14)의 선택 게이트 단자가 병렬 접속되고,
    - 다수의 메모리 셀(Z1, Z3; Z2, Z4; Z11, Z13; Z12, Z14)의 메모리 게이트 단자가 병렬 접속되며, 열내에는 제 1 메모리 채널 단자 또는 제 2 선택 채널 단자가 병렬 접속되는 것을 특징으로 하는 반도체 메모리.
  5. 제 4항에 있어서, 적어도 하나의 열의 트리거 회로가 하나의 블록 선택 게이트 단자 및 2개의 블록 선택 채널 단자를 가진 P채널 블록 선택 트랜지스터(BT11, BT12)를 포함하고, 제 1 블록 선택 채널 단자는 메모리 셀로 연장된 행 라인(AG1, AG2)에 접속되며, 제 2 블록 선택 채널 단자는 제 1 전달 채널 단자에 접속되는 것을 특징으로 하는 반도체 메모리.
  6. 제 5항에 있어서, 블록 선택 트랜지스터(BT11, BT12)가 블록 선택 콘트롤 라인(BLKN)을 통해 트리거될 수 있도록 블록 선택 게이트 단자에 접속된 블록 선택 콘트롤 라인(BLKN)이 제공되는 것을 특징으로 하는 반도체 메모리.
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