JP2001510926A - 不揮発性２トランジスタメモリセルを備えた半導体メモリ - Google Patents

不揮発性２トランジスタメモリセルを備えた半導体メモリ

Info

Publication number
JP2001510926A
JP2001510926A JP2000503531A JP2000503531A JP2001510926A JP 2001510926 A JP2001510926 A JP 2001510926A JP 2000503531 A JP2000503531 A JP 2000503531A JP 2000503531 A JP2000503531 A JP 2000503531A JP 2001510926 A JP2001510926 A JP 2001510926A
Authority
JP
Japan
Prior art keywords
connection terminal
memory
transistor
channel
transfer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2000503531A
Other languages
English (en)
Inventor
ポックラント ヴォルフガング
ゼドラック ホルガー
フィーマン ハンス−ハインリッヒ
Original Assignee
インフィネオン テクノロジース アクチエンゲゼルシャフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インフィネオン テクノロジース アクチエンゲゼルシャフト filed Critical インフィネオン テクノロジース アクチエンゲゼルシャフト
Publication of JP2001510926A publication Critical patent/JP2001510926A/ja
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Abstract

(57)【要約】 本発明は、１つのＮチャネル選択トランジスタおよび１つのＮチャネルメモリトランジスタを有している殊に不揮発性の２トランジスタメモリセルを備え、ここで同様に本発明の対象である、トランスファトランジスタを備えた制御回路が設けられている半導体メモリに関する。本発明の半導体メモリでは、トランスファトランジスタはＰチャネルトランスファトランジスタとして実現されており、その際トランスファチャネル接続端子はメモリセルに導かれている行線路に接続されている。これにより、プログラミングのために必要である電圧を比較的僅かな技術コストで行うことができる。

Description

【発明の詳細な説明】
【０００１】 本発明は、少なくとも１つの、例えば不揮発性のメモリセルを有する半導体メ
モリであって、該メモリセルは、 Ｎチャネル選択トランジスタ並びにＮチャネルメモリトランジスタが設けられて
おり、 前記Ｎチャネル選択トランジスタは１つの選択ゲート接続端子並びに２つの選択
チャネル接続端子を有しており、ここで該選択ゲート接続端子はメモリセルに導
かれている行線路に接続されており、 前記Ｎチャネルメモリトランジスタは１つのメモリゲート接続端子ないしコント
ロールゲート並びに２つのメモリチャネル接続端子を有しており、 第２のメモリチャネル接続端子および第１の選択チャネル接続端子は相互に接続
されており、ここで別のメモリチャネル接続端子ないし別の選択チャネル接続端
子はメモリセルに導かれている列線路に接続されており、 ここで半導体メモリは、第１および第２のトランスファチャネル接続端子を有す
る少なくとも１つのトランスファトランジスタを有しており、ここで第１のトラ
ンスファチャネル接続端子はメモリゲート接続端子に接続されている という特徴を有する形式のものに関する。
【０００２】 この形式の半導体メモリでは、個々のトランジスタは半導体基板にＦＥＴ技術
において実現されている。その際メモりトランジスタはフローティングゲートを
有しているので、チャネル接続端子およびゲート接続端子に適当な電圧を印加す
ることによってそれは、持続的にないし不揮発性に所望の状態をとることができ
るようにプログラミングされる。
【０００３】 メモリセルを読み出すために、メモリチャネル接続端子および選択チャネル接
続端子は相互に接続されており、その際別の空いているメモリチャネル接続端子
ないし別の空いている選択チャネル接続端子はメモリセルに導かれている列線路
に接続されている。その際選択トランジスタは、それが導通接続するように制御
される。それから相応の列線路に電圧が印加されて電流が流れるとき、メモリト
ランジスタは先行するステップにおいて「導通」状態にプログラミングされたな
いし書き込まれた。この電圧が列線路に印加されて選択トランジスタが導通接続
されていて電流が流れない場合には、メモリトランジスタは先行するステップに
おいて「非道通」状態にプログラミングされたないし消去された。
【０００４】 冒頭に述べた形式のメモリでは、プログラミングのために必要な電圧を高い技
術コストで生成しなければならないということが特別問題である。更に、メモリ
セルのプログラミングの際に、プログラミングのためにその時選択されていない
別のメモリセルにしばしばエラーが生じる。
【０００５】 従って本発明の課題は、僅かな技術コストで障害なくプログラミングされる、
冒頭の述べた形式のメモリセル並びに冒頭に述べた形式の半導体メモリを提供す
ることである。
【０００６】 この課題は、トランスファトランジスタをＰチャネルトランスファトランジス
タとして実現し、ここで第２のトランスファチャネル接続端子は従来技術のよう
に外部のコントロールゲート電圧と接続されているのではなくて、メモリセルに
導かれている行線路に接続されているようにしたことによって解決される、 本発明は、冒頭に述べた形式の回路では、トランスファトランジスタにおける
しきい値電圧損失が克服されなければならず、その結果比較的高いトランスファ
ゲート電圧が設定されなければならなかったという認識に基づいている。この問
題は、トランスファトランジスタを低減されたしきい値電圧を有するトランジス
タとして実現することによって解決することができるが、このためには技術コス
トを高めなければならない。
【０００７】 トランスファトランジスタの本発明の形態および接続形成では、メモリトラン
ジスタのプログラミングのために、トランスファゲートしきい値電圧はもはや克
服される必要がないので、僅かな技術コストで信頼できるプログラミングが可能
である。
【０００８】 本発明は更に、コントロールゲート電圧が従来技術におけるトランスファトラ
ンジスタの特別な接続形成に基づいてその時制御されないメモリセルにおいて定
義されないフリーホイールにおいて「フローティングし」、このためにプログラ
ミング電圧の容量的な過結合を招来することがあるという認識に基づいている。
このような容量的な過結合は、本発明の半導体メモリのメモリセルではもはや生
じない。というのは、本発明の半導体メモリのプログラミングでは、それぞれの
メモリゲート接続端子は規定の状態にあるからである。
【０００９】 トランスファトランジスタのトランスファゲート接続端子には、本発明の形態
では、ハイ電圧に変換された論理信号を加えるようにすることができる。好都合
なことにこのために、メモリセルのその都度のプログラミング状態も制御する論
理信号が使用される。その際トランスファトランジスタをＰチャネルトランジス
タとして実現することによって、製造が煩雑な、トランスファゲート接続端子を
制御するためのインバータを設けないですむ。というのは、ｐチャネルトランス
ファトラジスタは、ゲートが制御されるときは阻止されており、制御されないと
きは開いているからである。しかし基本的に、このようなインバータを有するト
ランスファトランジスタはＮチャネルトランスファトランジスタとしても実現さ
れる。
【００１０】 本発明の装置によって、損失および別の特別な措置なしに完全なプログラミン
グ電圧をトランスファトランジスタのチャネルを介してメモリゲート接続端子に
切り換えることができる。
【００１１】 ついでに述べておくが、本発明は、トランスファトランジスタがＮチャネルト
ランジスタとして実現されるとき、メモリトランジスタおよび選択トランジスタ
がＰチャネルトランジスタとして実現されているメモリによっても実現される。
しかしこの種の装置はどちらかといえば用いられないが、キャリアを伝送するた
めにいわゆる「正孔伝導」が望ましいときは、有利になることがある。
【００１２】 本発明の形態では、制御回路は、放電ゲート接続端子並びに第１および第２の
放電チャネル接続端子を有しているＮチャネル放電トランジスタを有しており、
その際第１の放電チャネル接続端子はメモリゲート接続端子に接続されており、
その際第２の放電チャネル接続端子はアースに接続されておりかつ放電ゲート接
続端子は、トランスファトランジスタを制御するコントロール線路に接続されて
いる。
【００１３】 この種の放電トランジスタは、メモリセルのプログラミングの期間に、メモリ
ゲート接続端子がプログラミング過程において規定の電位、殊にアース電位にあ
ることを確実にする。これにより、まさにトランスファトランジスタが阻止され
ている際に、メモリゲート接続端子が規定されて０Ｖの電位にあることが保証さ
れている。
【００１４】 本発明の半導体メモリは、行および列に配列構成されており、その際行内に、
複数のメモリセルの選択ゲート接続端子およびメモリゲート接続端子が並列に接
続されておりかつ列内に、第１のメモリチャネル接続端子ないし第２の選択チャ
ネル接続端子が並列に接続されている。このようにして、本発明のメモリは特別
簡単に、行および列に配置される。
【００１５】 その際、制御回路が本発明により接続形成されているトランスファトランジス
タを有している少なくとも１つの列が設けられている。制御回路は付加的にそれ
ぞれ、ブロック選択ゲート接続端子並びに２つのブロック選択チャネル接続端子
を備えたＰチャネルブロック選択トランジスタを有しており、その際第１のブロ
ック選択チャネル接続端子はメモリセルに導かれている行線路に接続されており
かつ第２のブロック選択チャネル接続端子は第１のトランスファチャネル接続端
子に接続されている。これにより、半導体メモリはメモリセルのプログラミング
のために個々のブロックに分割することができ、このことは、次の理由で特別有
利である。すなわち、半導体メモリの行全体に対する所定の状態をプログラミン
グする必要はもはやなく、この行から選択された１つのブロックに対してだけプ
ログラミングすればよいからである。これにより殊に、個々のブロックを消去す
ることもできる。このために、ブロック選択トランジスタがブロック選択コント
ロール線路を介して制御されるようにブロック選択ゲート接続端子に接続されて
いるブロック選択コントロール線路が設けられている。
【００１６】 本発明はまた一般に、上述したように接続形成されているトランスファトラン
ジスタを有する少なくとも１つのメモリセルを制御するための制御回路に関する
。
【００１７】 次に本発明を図面を用い２つの実施例につき詳細に説明する。
【００１８】 図１は、半導体基板に実現されている第１の本発明の半導体メモリの回路略図
である。図１において、４つのメモリセルＺ１，Ｚ２，Ｚ３およびＺ４を有して
いる、半導体メモリの部分領域のみが図示されている。メモリセルＺ１，Ｚ２，
Ｚ３およびＺ４は２つの行線路ＡＧ１，ＡＧ２および２つの列線路ＳＰ１，ＳＰ
２を介して制御可能である。
【００１９】 メモリセルＺ１，Ｚ２，Ｚ３およびＺ４を制御するために、トランスファトラ
ンジスタＴＴ１，放電トランジスタＥＴ１，トランスファトランジスタＴＴ２並
びに放電トランジスタＥＴ２を有する制御回路が用いられるがこれらは書き込み
信号線路ＳＣＨＲＸを介して制御される。書き込み信号線路ＳＣＨＲＸには、ハ
イ電圧に変換された信号が印加される。この信号は、書き込み過程を制御する論
理信号から生成されるものである。
【００２０】 トランスファトランジスタＴＴ１およびトランスファトランジスタＴＴ２はＰ
チャネルトランジスタとしてＦＥＴ技術において製造されており、これに対して
放電トランジスタＥＴ１および放電トランジスタＥＴ２はＮチャネルトランジス
タとしてＦＥＴ技術において製造されている。
【００２１】 メモリセルＺ１は選択トランジスタＡＴ１およびメモリトランジスタＳＴ１を
有している。選択トランジスタＡＴ１は従来のＮチャネルトランジスタとしてＦ
ＥＴ技術において製造されており、一方メモリトランジスタＳＴ１はいわゆる「
フローティングゲート」を有するＮチャネルトランジスタとして実現されている
。選択トランジスタＡＴ１の第１の選択チャネル接続端子は列線路ＳＰ１に接続
されており、一方選択トランジスタＡＴ１の第２の選択チャネル接続端子はメモ
リトランジスタＳＴ１の第１のメモリチャネル接続端子に接続されている。メモ
リトランジスタＳＴ１の第２のメモリチャネル接続端子は共通のソース線路Ｓｏ
ｕｒｃｅに接続されている。
【００２２】 選択トランジスタＡＴ１の選択ゲート接続端子は行線路ＡＧ１に接続されてい
る。同様にトランスファトランジスタＴＴ１の第２のトランスファチャネル接続
端子は行線路ＡＧ１に接続されている。トランスファトランジスタＴＴ１の第１
のトランスファチャネル接続端子はメモリトランジスタＳＴ１のメモリゲート接
続端子に接続されている。その際、メモリのゲート接続端子ＫＧ１に属している
、メモリトランジスタＳＴ１のゲートはいわゆる「フローティングゲート」とし
て実現されている。
【００２３】 トランスファトランジスタＴＴ１のトランスファゲート接続端子は書き込み信
号線路ＳＣＨＲＸに接続されている。放電トランジスタＥＴ１の放電ゲート接続
端子も書き込み信号線路ＳＣＨＲＸに接続されている。放電トランジスタＥＴ１
の放電チャネル接続端子はメモリゲート接続端子ＫＧ１に接続されており、一方
放電トランジスタＥＴ１の第２の放電チャネル接続端子は直接アースに導かれて
いる。
【００２４】 メモリセルＺ３は行線路ＡＧ１に関して、メモリセルＺ１に並列に接続されて
いる。メモリセルＺ３はこのために選択トランジスタＡＴ３を有している。この
トランジスタは従来のＦＥＴ技術においてＮチャネルトランジスタとして実現さ
れている。メモリセルＺ３は更に、「フローティングゲート」を有するＮチャネ
ルトランジスタとして実現されているメモリトランジスタＳＴ３を有している。
選択トランジスタＡＴ３の第１の選択チャネル接続端子は列線路ＳＰ２に接続さ
れており、一方選択トランジスタＡＴ３の第２の選択チャネル接続端子はメモリ
トランジスタＳＴ３の第１のメモリチャネル接続端子に接続されている。メモリ
トランジスタＳＴ３の第２のメモリチャネル接続端子は共通のソース線路Ｓｏｕ
ｒｃｅに接続されている。選択トランジスタＡＴ３の選択ゲート接続端子は選択
トランジスタＡＴ１の選択ゲート接続端子に並列に接続されておりかつ行線路Ａ
Ｇ１に接続されている。
【００２５】 メモリトランジスタＳＴ３のメモリゲート接続端子は、メモリトランジスタＳ
Ｔ１のメモリゲート接続端子に並列に接続されておりかつトランスファトランジ
スタＴＴ１の第２のトランスファチャネル接続端子に接続されている。従って、
メモリトランジスタＳＴ３のメモリゲート接続端子は放電トランジスタＥＴ１の
第１の放電チャネル接続端子にも接続されている。
【００２６】 メモリセルＺ２は選択トランジスタＡＴ２およびメモリトランジスタＳＴ２を
有している。選択トランジスタＡＴ２は従来のＮチャネルトランジスタとしてＦ
ＥＴ技術において製造されており、一方メモリトランジスタＳＴ２はいわゆる「
フローティングゲート」を有するＮチャネルトランジスタとして実現されている
。選択トランジスタＡＴ２の第１の選択チャネル接続端子は列線路ＳＰ１に接続
されており、一方選択トランジスタＡＴ２の第２の選択チャネル接続端子はメモ
リトランジスタＳＴ２の第１のメモリチャネル接続端子に接続されている。メモ
リトランジスタＳＴ２の第２のメモリチャネル接続端子は共通のソース線路Ｓｏ
ｕｒｃｅに接続されている。
【００２７】 選択トランジスタＳＴ２の選択ゲート接続端子は行線路ＡＧ２に接続されてい
る。同様に、トランスファトランジスタＴＴ２の第２のトランスファチャネル接
続端子も行線路ＡＧ２に接続されている。トランスファトランジスタＴＴ２の第
１のトランスファチャネル接続端子は、メモリトランジスタＳＴ２のメモリゲー
ト接続端子ＫＧ２に接続されている。その際メモリゲート接続端子ＫＧ２に属し
ている、メモリトランジスタＳＴ２のゲートはいわゆる「フローティングゲート
」として実現されている。
【００２８】 トランスファトランジスタＴＴ２のトランスファゲート接続端子および放電ト
ランジスタＥＴ２の放電ゲート接続端子は、書き込み信号線路ＳＣＨＲＸに接続
されている。第１の放電チャネル接続端子はメモリゲート接続端子ＫＧ２に接続
されており、一方第２の放電チャネル接続端子は直接アースに導かれている。メ
モリセルＺ４は、行線路ＡＧ２に関してメモリセルＺ２に並列に接続されている
。メモリセルＺ４はこのために、従来のＦＥＴ技術においてＮチャネルトランジ
スタとして実現されている選択トランジスタＡＴ４並びに「フローティングゲー
ト」を有するＮチャネルトランジスタとして実現されているメモリトランジスタ
ＳＴ４を有している。選択トランジスタＡＴ４の第１の選択チャネル接続端子は
列線路ＳＰ２に接続されており、一方選択トランジスタＡＴ４の第２の選択チャ
ネル接続端子はメモリトランジスタＳＴ４の第１のメモリチャネル接続端子に接
続されている。メモリトランジスタＳＴ４の第２のメモリチャネル接続端子は共
通のソース接続線路Ｓｏｕｒｃｅに接続されている。選択トランジスタＡＴ４の
選択ゲート接続端子は選択トランジスタＡＴ２の選択ゲート接続端子に並列に接
続されておりかつ行線路ＡＧ２に接続されている。メモリトランジスタＳＴ４の
メモリゲート接続端子は、メモリトランジスタＳＴ２のメモリゲート接続端子に
並列に接続されておりかつトランスファトランジスタＴＴ２の第２のトランスフ
ァチャネル接続端子に接続されている。従って、メモリトランジスタＳＴ４のメ
モリゲート接続端子は放電トランジスタＥＴ２の第１の放電チャネル接続端子に
も接続されている。
【００２９】 列線路ＳＰ１に関して、メモリセルＺ１，Ｚ２は並列に接続されており、一方
メモリセルＺ３，Ｚ４は列線路ＳＰ２に関して並列に接続されている。
【００３０】 次に、メモリセルＺ１に対する３つの状態「消去」、「書き込み」および「読
み出し」について説明する。その際状態「消去」では列線路ＳＰ１には信号が加
わらない。というのは、これはこのためには必要ではないからである。メモリセ
ルＺ１の内容の書き込みおよび読み出しの時にだけ、信号が加えられる。しかし
このことは、本発明の本質にとって２次的な意味しか有していないので、ここで
は詳しく説明しない。
【００３１】 次に挙げる表には、個々の作動状態に対する行線路ＡＧ１，ＡＧ２，メモリゲ
ート接続端子ＫＧ１，ＫＧ２および書き込み信号線路ＳＣＨＲＸの状態が示され
ている：
【００３２】
【表１】
【００３３】 ここで電圧「Ｕｐ」はプログラミング電圧（例えば１８Ｖ）を表し、電圧「Ｕ１
」は読み出し電圧を表しかつ電圧「Ｕｔｐ」はｐチャネルトランジスタのしきい
値電圧の正の絶対値（約１Ｖ）を表している。
【００３４】 表から明らかにわかるように、メモリセルＺ１が存在している、メモリの行の
消去の際、行線路ＡＧ１にプログラミング電圧Ｕｐが加えられる。これにより、
トランスファトランジスタＴＴ１の第１のトランスファチャネル接続端子もプロ
グラミング電圧Ｕｐのレベルにある。書き込み信号線路ＳＣＨＲＸには電圧０Ｖ
が加わるので、トランスファトランジスタＴＴ１は導通接続されている状態にあ
る。というのは、それはＰチャネルトランジスタとして実現されているからであ
る。これに対して放電トランジスタＥＴ１はＮチャネルトランジスタとして実現
されているので、放電トランジスタＥＴ１の放電ゲート接続端子に加わる、書き
込み信号線路ＳＣＨＲＸの信号０Ｖはこれを、阻止されている状態に移行させる
。その結果、メモリゲート接続端子ＫＧ１にはプログラミング電圧Ｕｐが加わり
、このためにメモリトランジスタＳＴ１の「フローティングゲート」は「消去さ
れた」状態に強制的に移される。
【００３５】 メモリセルＺ２は、行線路ＡＧ１並びに書き込み信号線路ＳＣＨＲＸにおける
これら過程によって、メモリゲート接続端子ＫＧ２が常に、行線路ＳＧ２の電位
に相応して、規定の状態において０Ｖ＋Ｕｔｐにある限り、影響を受けない状態
に留まる。
【００３６】 メモリセルＺ３およびＺ４は行線路ＡＧ１，ＡＧ２に関してメモリセルＺ１お
よびＺ２に対して並列に接続されているので、これらはこれらのメモリセルＺ１
およびＺ２に相応して振る舞う。それ故に、状態「消去」において、行線路ＡＧ
１によってアドレッシングされるすべてのメモリセルは消去される。
【００３７】 メモリセルＺ２およびメモリセルＺ４の消去は、メモリセルＺ１およびＺ３の
消去と相応して行われる。
【００３８】 メモリセルＺ１に値を書き込む際に、行線路ＡＧ１および書き込み信号線路Ｓ
ＣＨＲＸには値Ｕｐが加えられる。書き込み線路ＳＣＨＲＸの状態に基づいて、
Ｎチャネル放電トランジスタＥＴ１は導通接続され、一方Ｐチャネルトランスフ
ァトランジスタＴＴ１は阻止される。これにより、メモリゲート接続端子ＫＧ１
に、アースの電位、すなわち０Ｖが加わる。適当な信号を列線路ＳＰ１に加える
ことによって、メモリトランジスタＳＴ１は書き込まれる。というのは、選択ト
ランジスタＡＴ１は選択ゲート接続端子に加わる信号Ｕｐに基づいて導通接続さ
れるようになっているからである。
【００３９】 その際、メモリセルＺ２はメモリセルＺ１における過程にこの限りでは影響を
受けずに留まることに注意したい。というのは、メモリゲート接続端子ＫＧ２は
常に、放電トランジスタＥＴ２によって接続されるアースの電位に相応して規定
の値０Ｖを維持しているからである。
【００４０】 メモリセルＺ１からの値の読み出しの際、行線路ＡＧ１に値Ｕ１が加わり、一
方書き込み信号線路ＳＣＨＲＸには信号０が加えられる。これにより、メモリゲ
ート接続端子ＫＧ１は規定されて電位Ｕ１にあり、一方選択トランジスタＡＴ１
は導通接続されている状態にある。それから適当な電圧が列線路ＳＰ１に加えら
れることによって、メモリトランジスタＳＴ１の状態を読み出すことができる。
【００４１】 適当な電圧を列線路ＳＰ２に加えることによって、この作動状態においてメモ
りセルＺ３のメモリトランジスタＳＴ３のメモリ状態を読み出すことができる。
というのは、選択トランジスタＡＴ３も導通接続されている状態にあるからであ
る。メモリセルＺ２およびＺ４はメモリセルＺ１およびＺ３の状態に、メモリの
ゲート接続端子ＫＧ２が常に、規定の状態において０Ｖ＋Ｕｔｐにある限り、影
響を受けずに留まる。というのは、メモリのゲート接続端子ＫＧ２は常に、放電
トランジスタＥＴ２によって接続されるアースの電位に相応して、規定の値０Ｖ
＋Ｕｔｐを維持するからである。
【００４２】 列線路ＳＰ１およびＳＰ２は書き込みの際にも読み出しの際にも相応の標準値
によって布線される。
【００４３】 図２は、半導体基板に実現されている別の本発明の半導体メモリの回路略図で
ある。図２には、４つのメモリセルＺ１１，Ｚ１２，Ｚ１３およびＺ１４を有し
ている、半導体メモリの部分領域だけが図示されている。メモリセルＺ１１，Ｚ
１２，Ｚ１３およびＺ１４は２つの行線路ＡＧ１，ＡＧ２および２つの列線路Ｓ
Ｐ１，ＳＰ２を介して制御可能である。
【００４４】 メモリセルＺ１１，Ｚ１２，Ｚ１３およびＺ１４の制御のために、トランスフ
ァトランジスタＴＴ１１，放電トランジスタＥＴ１１，トランスファトランジス
タＴＴ１２および放電トランジスタＥＴ１２を有している制御回路が用いられる
。これらトランジスタは書き込み信号線路ＳＣＨＲＸによって制御される。書き
込み信号線路ＳＣＨＲＸには、書き込み過程を制御する論理信号から生成される
ようになっている、ハイ電位に変換される信号が加えられる。制御回路は更に、
ブロック選択トランジスタＢＴ１１並びにブロック選択トランジスタＢＴ１２を
有している。ブロック選択トランジスタＢＴ１１のブロック選択ゲート接続端子
並びにブロック選択トランジスタＢＴ１２のブロック選択ゲート接続端子はブロ
ック選択信号線路ＢＬＫＮに接続されている。ブロック選択信号線路ＢＬＫＮに
は、ブロック毎のプログラミング過程を制御する別の論理信号から生成されるよ
うになっている、ハイ電位に変換される信号が加えられる。
【００４５】 適応 トランスファトランジスタＴＴ１１およびＴＴ１２およびブロック選択トラン
ジスタＢＴ１１およびＢＴ１２は、従来のＰチャネルトランジスタとしてＦＥＴ
技術において製造されている。
【００４６】 メモリセルＺ１１は、選択トランジスタＡＴ１１およびメモリトランジスタＳ
Ｔ１１を有している。選択トランジスタＡＴ１１は従来のＮチャネルトランジス
タとしてＦＥＴ技術において製造されており、一方メモリトランジスタＳＴ１１
はいわゆる「フローティングゲート」を有するＮチャネルトランジスタとして実
現されている。選択トランジスタＡＴ１１の第１の選択チャネル接続端子は列線
路ＳＰ１に接続されており、一方選択トランジスタＡＴ１１の第２の選択チャネ
ル接続端子はメモリトランジスタＳＴ１１の第１のメモリチャネル接続端子に接
続されている。メモリトランジスタＳＴ１１の第２のメモリチャネル接続端子は
共通のソース線路Ｓｏｕｒｃｅに接続されている。
【００４７】 選択トランジスタＡＴ１１の選択ゲート接続端子は行線路ＡＧ１に接続されて
いる。同様に、ブロック選択トランジスタＳＴ１１の第２のブロック選択チャネ
ル接続端子も行線路ＡＧ１に接続されている。トランスファトランジスタＴＴ１
１の第２のトランスファチャネル接続端子はブロック選択トランジスタＢＴ１１
の第１のブロック選択チャネル接続端子に接続されておりかつトランスファトラ
ンジスタＴＴ１１の第１のトランスファチャネル接続端子はメモリトランジスタ
ＳＴ１１のメモリゲート接続端子ＫＧ１１に接続されている。その際、メモリゲ
ート接続端子ＫＧ１１に属する、メモリトランジスタＳＴ１１のゲートは、いわ
ゆる「フローティングゲート」として実現されている。トランスファトランジス
タＴＴ１１のトランスファゲート接続端子は書き込み信号線路ＳＣＨＲＸに接続
されている。
【００４８】 放電トランジスタＥＴ１１の放電ゲート接続端子は書き込み信号線路ＳＣＨＲ
Ｘに接続されている。第１の放電チャネル接続端子はメモリゲート接続端子ＫＧ
１１に接続されており、一方第２の放電チャネル接続端子は直接アースに導かれ
ている。
【００４９】 メモリセルＺ１３は行線路ＡＧ１に関してメモリセルＺ１１に並列に接続され
ている。メモリセルＺ１３はこのために、従来のＦＥＴ技術においてＮチャネル
トランジスタとして実現されている選択トランジスタＡＴ１３、並びに「フロー
ティングゲート」を有するＮチャネルトランジスタとして実現されているメモリ
トランジスタＳＴ１３を有している。選択トランジスタＡＴ１３の第１の選択チ
ャネル接続端子は列線路ＳＰ２に接続されており、一方選択トランジスタＡＴ１
３の第２の選択チャネル接続端子はメモリトランジスタＳＴ１３の第１のメモリ
チャネル接続端子に接続されている。メモリトランジスタＳＴ１３の第２のメモ
リチャネル接続端子は共通のソース線路Ｓｏｕｒｃｅに接続されている。選択ト
ランジスタＡＴ１３の選択ゲート接続端子は選択トランジスタＡＴ１１の選択ゲ
ート接続端子に並列に接続されておりかつ行線路ＡＧ１に接続されている。メモ
リトランジスタＳＴ１３のメモリゲート接続端子はメモリトランジスタＳＴ１１
のメモリゲート接続端子に並列に接続されておりかつトランスファトランジスタ
ＴＴ１１の第２のトランスファチャネル接続端子に接続されている。従って、メ
モリトランジスタＳＴ１３のメモリゲート接続端子は放電トランジスタＥＴ１１
の第１の放電チャネル接続端子にも接続されている。
【００５０】 メモリセルＺ１２は選択トランジスタＡＴ１２およびメモリトランジスタＳＴ
１２を有している。選択トランジスタＡＴ１２は従来のＮチャネルトランジスタ
としてＦＥＴ技術において製造されており、一方メモリトランジスタＳＴ１２は
いわゆる「フローティングゲート」を有するＮチャネルトランジスタとして実現
されている。選択トランジスタＡＴ１２の第１の選択チャネル接続端子は列線路
ＳＰ２に接続されており、一方選択トランジスタＡＴ１２の第２の選択チャネル
接続端子はメモリトランジスタＳＴ１２の第１のメモリチャネル接続端子に接続
されている。メモリトランジスタＳＴ１２の第２のメモリチャネル接続端子は共
通のソース線路Ｓｏｕｒｃｅに接続されている。
【００５１】 選択トランジスタＡＴ１２の選択ゲート接続端子は行線路ＡＧ２に接続されて
いる。ブロック選択トランジスタＢＴ１２のブロック選択チャネル接続端子も行
線路ＡＧ２に接続されている。トランスファトランジスタＴＴ１２の第２のトラ
ンスファチャネル接続端子はブロック選択トランジスタＢＴ１２の第１のブロッ
ク選択チャネル接続端子に接続されておりかつトランスファトランジスタＴＴ１
２の第１のトランスファチャネル接続端子はメモリトランジスタＳＴ１２のメモ
リゲート接続端子ＫＧ１２に接続されている。その際、メモリゲート接続端子Ｋ
Ｇ１２に属している、メモリトランジスタＳＴ１２のゲートはいわゆる「フロー
ティングゲート」として実現されている。
【００５２】 トランスファトランジスタＴＴ１２のトランスファゲート接続端子は書き込み
信号線路ＳＣＨＲＸに接続されている。ブロック選択トランジスタＢＴ１２のブ
ロック選択ゲート接続端子はブロック選択信号線路ＢＬＫＮに接続されている。
【００５３】 放電トランジスタＥＴ１２の放電ゲート接続端子は書き込み信号線路ＳＣＨＲ
Ｘに接続されている。第１の放電チャネル接続端子はメモリゲート接続端子ＫＧ
１２に接続されており、一方第２の放電チャネル接続端子は直接アースに導かれ
ている。
【００５４】 メモリセルＺ１４は行線路ＡＧ２に関してメモリセルＺ１２に並列に接続され
ている。メモリセルＺ１４はこのために、従来のＦＥＴ技術においてＮチャネル
トランジスタとして実現されている選択トランジスタＡＴ１４、並びに「フロー
ティングゲート」を有するＮチャネルトランジスタとして形成されているメモリ
トランジスタＳＴ１４を有している。選択トランジスタＡＴ１４の第１の選択チ
ャネル接続端子は列線路ＳＰ２に接続されており、一方選択トランジスタＡＴ１
４の第２の選択チャネル接続端子はメモリトランジスタＳＴ１４の第１のメモリ
チャネル接続端子に接続されている。メモリトランジスタＳＴ１４の第２のメモ
リチャネル接続端子は共通のソース線路Ｓｏｕｒｃｅに接続されている。選択ト
ランジスタＡＴ１４の選択ゲート接続端子は選択トランジスタＡＴ１２の選択ゲ
ート接続端子に並列に接続されておりかつ行線路ＡＧ２に接続されている。メモ
リトランジスタＳＴ１４のメモリゲート接続端子はメモリトランジスタＳＴ１２
のメモリゲート接続端子に並列に接続されておりかつトランスファトランジスタ
ＴＴ１２の第２のトランスファチャネル接続端子に接続されている。従って、メ
モリトランジスタＳＴ１４のメモリゲート接続端子は放電トランジスタＥＴ１２
の第１の放電チャネル接続端子にも接続されている。
【００５５】 列線路ＳＰ１に関してメモリセルＺ１１，Ｚ１２は並列に接続されており、一
方メモリセルＺ１３，Ｚ１４は列線路ＳＰ２に関して並列に接続されている。
【００５６】 次に、メモリセルＺ１１に対する３つの状態「消去」、「書き込み」および「
読み出し」について説明する。その際状態「消去」では列線路ＳＰ１に信号は加
えられない。というのは、このために信号は必要でないからである。メモリセル
Ｚ１１の内容の書き込みおよび読み出しの際に、列線路ＳＰ１に信号が加えられ
る。しかしこのことは、本発明の要旨にとって２次的な意味しか有していないの
で、ここでは詳しく説明しない。
【００５７】 次の表には、行線路ＡＧ１，ＡＧ２，メモリゲート接続端子ＫＧ１１，ＫＧ１
２および書き込み信号線路ＳＣＨＲＸの状態が個々の作動状態に対して示されて
いる：
【００５８】
【表２】
【００５９】 ブロック選択信号ＢＬＫＮは、メモリセルＺ１ないしＺ４が存在している、半
導体メモリのブロックが選択されているかまたは選択されていないかに応じて、
電圧０Ｖ（「選択されている」）もしくはＵｐ（「選択されていない」）をとる
。
【００６０】 その際電圧「Ｕｐ」はプログラミング電圧（例えば１８Ｖ）を表しており、電
圧［Ｕ１］は読み出し電圧でありかつ電圧「Ｕｔｐ」はｐチャネルトランジスタ
のしきい値電圧の正の絶対値（約１Ｖ）を表している。
【００６１】 半導体メモリの動作を以下に説明するために、信号ＢＬＫＮは常に０Ｖにある
ものとするので、ブロック選択トランジスタのチャネルは導通接続されている状
態にありかつ行線路における信号はトランスファトランジスタＴＴ１１およびＴ
Ｔ１２のチャネルに転送される。
【００６２】 表からわかるように、メモリセルＺ１１が存在している、メモリの行の消去の
際、行線路ＡＧ１にプログラミング電圧Ｕｐが加えられる。これにより、トラン
スファトランジスタＴＴ１１の第１のトランスファチャネル接続端子は同様にプ
ログラミング電圧Ｕｐのレベルにある。書き込み信号線路ＳＣＨＲＸに電圧０Ｖ
が加わるので、トランスファトランジスタＴＴ１１は導通接続されている状態に
ある。というのは、このトランジスタはＰチャネルトランジスタとして実現され
ているからである。これに対して、放電トランジスタＥＴ１１はＮチャネルトラ
ンジスタとして実現されているので、放電トランジスタＥＴ１１の放電ゲート接
続端子に加わる、書き込み信号線路ＳＣＨＲＸの０Ｖはこれを、阻止されている
状態に移行させる。その結果、メモリゲート接続端子ＫＧ１１にはプログラミン
グ電圧Ｕｐが加わり、このためにメモリトランジスタＳＴ１１の「フローティン
グゲート」は強制的に「消去された」状態になる。
【００６３】 メモリセルＺ１２は、行線路ＡＧ１並びに書き込み信号線路ＳＣＨＲＸにおけ
る過程によって、メモリゲート接続端子ＫＧ１２が常に、行線路ＡＧ２の電位に
相応して規定された状態において０Ｖ＋Ｕｔｐにある限りは、影響されずに留ま
る。
【００６４】 メモリセルＺ１３およびＺ１４は行線路ＡＧ１，ＡＧ２に関してメモリセルＺ
１１およびＺ１２に対して並列に接続されているので、これらはこれらメモリセ
ルＺ１１およびＺ１２に対して相応に振る舞う。それ故に、状態「消去」におい
て、行線路ＡＧ１によってアドレッシングされるすべてのメモリセルは消去され
る。
【００６５】 メモリセルＺ１２およびメモリセルＺ１４の消去は、メモリセルＺ１１および
Ｚ１３の消去に相応して行われる。値をメモリセルＺ１１に書き込む際、行線路
ＡＧ１および書き込み信号線路ＳＣＨＲＸには値Ｕｐが加えられる。書き込み信
号線路ＳＣＨＲＸの状態に基づいて、Ｎチャネル放電トランジスタＥＴ１１は導
通接続され、一方ＰチャネルトランスファトランジスタＴＴ１１は阻止される。
これにより、メモリゲート接続端子ＫＧ１１にアースの電位が、すなわち０Ｖが
加えられる。適当な信号を列線路ＳＰ１に加えることによって、メモリトランジ
スタＳＴ１１は書き込まれる。というのは、選択トランジスタＡＴ１１は選択ゲ
ート接続端子に加わる信号Ｕｐに基づいて導通接続されているからである。その
際、メモリセルＺ１２はメモリセルＺ１１における過程にはこの限りにおいて影
響されずに留まる。というのは、メモリゲート接続端子ＫＧ１２は常に、放電ト
ランジスタによって接続されるアースの電位に相応して規定の値０Ｖを維持して
いるからである。メモリＺ１１から値を読み出す際、行線路ＡＧ１に値Ｕ１が加
わり、一方書き込み信号線路ＳＣＨＲＸには信号０が加えられる。これにより、
メモリゲート接続端子ＫＧ１１は規定されて電位Ｕ１にあり、一方選択トランジ
スタＡＴ１１は導通接続されている状態にある。その場合適当な電圧を列線路Ｓ
Ｐ１に加えることによって、メモリトランジスタＳＴ１１の状態を読み出すこと
ができる。適当な電圧を列線路ＳＰ２に印加することによってこの作動モードに
おいて、メモリセルＺ１３のメモリトランジスタＳＴ１３のメモリ状態を読み出
すことができる。というのは選択トランジスタＡＴ１３も導通接続されている状
態にあるからである。メモリセルＺ１２およびＺ１４はメモリセルＺ１１および
Ｚ１４の状態に、メモリゲート接続端子ＫＧ１２が常に、放電トランジスタによ
って接続されたアースに基づいて規定された状態において０Ｖ＋Ｕｔｐにある限
りは、影響されずに留まる。列線路ＳＰ１およびＳＰ２は書き込みの際にも読み
出しの際にも相応の標準値が布線される。
【図面の簡単な説明】
【図１】 第１の本発明の半導体メモリの回路略図である。
【図２】 第２の本発明の半導体メモリの回路略図である。
【符号の説明】
Ｚ１〜Ｚ４，Ｚ１１〜Ｚ１４ メモリセル、 ＡＧ１，ＡＧ２ 行線路、 Ｓ
Ｐ１，ＳＰ２ 列線路、 ＴＴ１，ＴＴ２，ＴＴ１１，ＴＴ１２ トランスファ
トランジスタ、 ＥＴ１，ＥＴ２，ＥＴ１１，ＥＴ１２ 放電トランジスタ、
ＳＣＨＲＸ 書き込み信号線路、 ＳＴ１〜ＳＴ４，ＳＴ１１〜ＳＴ１４ メモ
リトランジスタ、 ＡＴ１〜ＡＴ４，ＡＴ１１〜ＡＴ１４ 選択トランジスタ、 ＢＴ１１，ＢＴ１２ ブロック選択トランジスタ、 ＢＬＫＮ ブロック選択
信号線路、 ＫＧ１，ＫＧ２；ＫＧ１１，ＫＧ１２ メモリゲート接続端子
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１月１４日（２０００．１．１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】 メモリセルを読み出すために、メモリチャネル接続端子および選択チャネル接
続端子は相互に接続されており、その際別の空いているメモリチャネル接続端子
ないし別の空いている選択チャネル接続端子はメモリセルに導かれている列線路
に接続されている。その際選択トランジスタは、それが導通接続するように制御
される。それから相応の列線路に電圧が印加されて電流が流れるとき、メモリト
ランジスタは先行するステップにおいて「導通」状態にプログラミングされたな
いし書き込まれた。この電圧が列線路に印加されて選択トランジスタが導通接続
されていて電流が流れない場合には、メモリトランジスタは先行するステップに
おいて「非道通」状態にプログラミングされたないし消去された。 ヨーロッパ特許出願公開第０３１７４４３号公報において、選択トランジスタ
およびフローティングゲートトランジスタを有している２トランジスタメモリセ
ルが公知である。フローティングゲートトランジスタのゲートは特別な電圧によ
って制御するように制御される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス−ハインリッヒ フィーマン ドイツ連邦共和国 ミュンヘン グスタフ −ハイネマン−リング 33 Ｆターム(参考） 5B025 AA03 AB01 AC02 AD01 AD03 AD04 AD08 AE08

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つのメモリセルを有する半導体メモリであって
    、メモリセルは、 Ｎチャネル選択トランジスタ（ＡＴ１，ＡＴ２；ＡＴ１１，ＡＴ１２）並びにＮ
    チャネルメモリトランジスタ（ＳＴ１，ＳＴ２；ＳＴ１１，ＳＴ１２）が設けら
    れており、 前記Ｎチャネル選択トランジスタ（ＡＴ１，ＡＴ２；ＡＴ１１，ＡＴ１２）は１
    つの選択ゲート接続端子並びに２つの選択チャネル接続端子を有しており、ここ
    で該選択ゲート接続端子はメモリセル（Ｚ１，Ｚ２；Ｚ１１，Ｚ１２）に導かれ
    ている行線路（ＡＧ１）に接続されており、 前記Ｎチャネルメモリトランジスタ（ＳＴ１，ＳＴ２；ＳＴ１１，ＳＴ１２）は
    １つのメモリゲート接続端子（ＫＧ１，ＫＧ２；ＫＧ１１，ＫＧ１２）並びに２
    つのメモリチャネル接続端子を有しており、 第２のメモリチャネル接続端子および第１の選択チャネル接続端子は相互に接続
    されており、ここで第１のメモリチャネル接続端子ないし第２の選択チャネル接
    続端子は、前記メモリセル（Ｚ１，Ｚ２；Ｚ１１，Ｚ１２）に導かれている列線
    路（ＳＰ１）に接続されており、かつ半導体メモリは、第１および第２のトラン
    スファチャネル接続端子を有する少なくとも１つのトランスファトランジスタ（
    ＴＴ１，ＴＴ２；ＴＴ１１，ＴＴ１２）を有しており、ここで第１のトランスフ
    ァチャネル接続端子はメモリゲート接続端子（ＫＧ１，ＫＧ２；ＫＧ１１，ＫＧ
    １２）に接続されている という特徴を有する形式のものにおいて、 前記トランスファトランジスタはＰチャネルトランスファトランジスタ（ＴＴ１
    ，ＴＴ２；ＴＴ１１．ＴＴ１２）として実現されており、 第２のトランスファチャネル接続端子はメモリセル（Ｚ１，Ｚ２；Ｚ１１，Ｚ１
    ２）に導かれている行線路（ＡＧ１．ＡＧ２；ＡＧ１１，ＡＧ１２）に接続され
    ている ことを特徴とする半導体メモリ。
  2. 【請求項２】 コントロール線路（ＳＣＨＲＸ）が設けられており、該コン
    トロール線路はトランスファゲート接続端子に、前記トランスファトランジスタ
    （ＴＴ１，ＴＴ２；ＴＴ１１．ＴＴ１２）が該コントロール線路（ＳＣＨＲＸ）
    を介して制御可能であるように接続されている 請求項１記載の半導体メモリ。
  3. 【請求項３】 Ｎチャネル放電トランジスタ（ＥＴ１，ＥＴ２；ＥＴ１１，
    ＥＴ１２）が設けられており、該放電トランジスタは１つの放電ゲート接続端子
    並びに第１および第２の放電チャネル接続端子を有しており、ここで第１の放電
    チャネル接続端子は前記メモリゲート接続端子（ＫＧ１，ＫＧ２；ＫＧ１１，Ｋ
    Ｇ１２）に接続されており、かつ第２の放電接続端子は例えばアースに接続され
    ておりかつ放電ゲート接続端子は前記コントロール線路（ＳＣＨＲＸ）に接続さ
    れている 請求項２記載の半導体メモリ。
  4. 【請求項４】 半導体メモリは行および列に配列構成されており、ここで行
    内において： 複数のメモリセル（Ｚ１，Ｚ３；Ｚ２，Ｚ４；Ｚ１１，Ｚ１３；Ｚ１２，Ｚ１４
    ）の選択ゲート接続端子は並列に接続されており、 複数のメモリセル（Ｚ１，Ｚ３；Ｚ２，Ｚ４；Ｚ１１，Ｚ１３；Ｚ１２，Ｚ１４
    ）のメモリゲート接続端子は並列に接続されておりかつここで列内で、第１のメ
    モリチャネル接続端子ないし第２の選択チャネル接続端子は並列に接続されてい
    る 請求項１から３までのいずれか１項記載の半導体メモリ。
  5. 【請求項５】 少なくとも１つの列の前記制御回路は、１つのブロック選択
    ゲート接続端子並びに２つのブロック選択チャネル接続端子を有するＰチャネル
    ブロック選択トランジスタ（ＢＴ１１，ＢＴ１２）を有しており、ここで第１の
    ブロック選択チャネル接続端子は前記メモリセルに導かれている行線路（ＡＧ１
    ，ＡＧ２）に接続されており、かつ第２のブロック選択チャネル接続端子は前記
    第１のトランスファチャネル接続端子に接続されている 請求項４記載の半導体メモリ。
  6. 【請求項６】 ブロック選択コントロール線路（ＢＬＫＮ）が設けられてお
    り、該ブロック選択コントロール線路はブロック選択ゲート接続端子に、前記ブ
    ロック選択トランジスタ（ＢＴ１１，ＢＴ１２）が該ブロック選択コントロール
    線路（ＢＬＫＮ）を介して制御可能であるように接続されている 請求項５記載の半導体メモリ。
  7. 【請求項７】 少なくとも１つのメモリセルを有する半導体メモリに対する
    制御回路であって、該メモリセルは、 Ｎチャネル選択トランジスタ（ＡＴ１，ＡＴ２；ＡＴ１１，ＡＴ１２）並びにＮ
    チャネルメモリトランジスタ（ＳＴ１，ＳＴ２；ＳＴ１１，ＳＴ１２）が設けら
    れており、 前記Ｎチャネル選択トランジスタ（ＡＴ１，ＡＴ２；ＡＴ１１，ＡＴ１２）は１
    つの選択ゲート接続端子並びに２つの選択チャネル接続端子を有しており、ここ
    で該選択ゲート接続端子はメモリセル（Ｚ１，Ｚ２；Ｚ１１，Ｚ１２）に導かれ
    ている行線路（ＡＧ１）に接続されており、 前記Ｎチャネルメモリトランジスタ（ＳＴ１，ＳＴ２；ＳＴ１１，ＳＴ１２）は
    １つのメモリゲート接続端子（ＫＧ１，ＫＧ２；ＫＧ１１，ＫＧ１２）並びに２
    つのメモリチャネル接続端子を有しており、 第２のメモリチャネル接続端子および第１の選択チャネル接続端子は相互に接続
    されており、ここで第１のメモリチャネル接続端子ないし第２の選択チャネル接
    続端子は前記メモリセル（Ｚ１，Ｚ２；Ｚ１１，Ｚ１２）に導かれている列線路
    （ＳＰ１）に接続されており、かつ半導体メモリは、第１および第２のトランス
    ファチャネル接続端子を有する少なくとも１つのトランスファトランジスタ（Ｔ
    Ｔ１，ＴＴ２；ＴＴ１１，ＴＴ１２）を有しており、ここで第１のトランスファ
    チャネル接続端子はメモリゲート接続端子（ＫＧ１，ＫＧ２；ＫＧ１１，ＫＧ１
    ２）に接続されている という特徴を有する形式のものにおいて、 前記トランスファトランジスタはＰチャネルトランスファトランジスタ（ＴＴ１
    ，ＴＴ２；ＴＴ１１．ＴＴ１２）として実現されており、 第２のトランスファチャネル接続端子は前記メモリセル（Ｚ１，Ｚ２；Ｚ１１，
    Ｚ１２）に導かれている行線路（ＡＧ１．ＡＧ２；ＡＧ１１，ＡＧ１２）に接続
    されている ことを特徴とする制御回路。
  8. 【請求項８】 コントロール線路（ＳＣＨＲＸ）が設けられており、該コン
    トロール線路はトランスファゲート接続端子に、前記トランスファトランジスタ
    （ＴＴ１，ＴＴ２；ＴＴ１１．ＴＴ１２）が該コントロール線路（ＳＣＨＲＸ）
    を介して制御可能であるように接続されている 請求項７記載の制御回路。
  9. 【請求項９】 Ｎチャネル放電トランジスタ（ＥＴ１，ＥＴ２；ＥＴ１１，
    ＥＴ１２）が設けられており、該放電トランジスタは１つの放電ゲート接続端子
    並びに第１および第２の放電チャネル接続端子を有しており、ここで第１の放電
    チャネル接続端子は前記メモリゲート接続端子（ＫＧ１，ＫＧ２；ＫＧ１１，Ｋ
    Ｇ１２）に接続されており、かつ第２の放電接続端子は例えばアースに接続され
    ておりかつ放電ゲート接続端子はコントロール線路（ＳＣＨＲＸ）に接続されて
    いる 請求項２記載の半導体メモリ。
  10. 【請求項１０】 半導体メモリは行および列に配列構成されており、ここで
    行内において： 複数のメモリセル（Ｚ１，Ｚ３；Ｚ２，Ｚ４；Ｚ１１，Ｚ１３；Ｚ１２，Ｚ１４
    ）の選択ゲート接続端子は並列に接続されており、 複数のメモリセル（Ｚ１，Ｚ３；Ｚ２，Ｚ４；Ｚ１１，Ｚ１３；Ｚ１２，Ｚ１４
    ）のメモリゲート接続端子は並列に接続されておりかつここで列内で、第１のメ
    モリチャネル接続端子ないし第２の選択チャネル接続端子は並列に接続されてい
    る 請求項７から９までのいずれか１項記載の制御回路。
  11. 【請求項１１】 少なくとも１つの列の前記制御回路は、１つのブロック選
    択ゲート接続端子並びに２つのブロック選択チャネル接続端子を有するＰチャネ
    ルブロック選択トランジスタ（ＢＴ１１，ＢＴ１２）を有しており、ここで第１
    のブロック選択チャネル接続端子は前記メモリセルに導かれている行線路（ＡＧ
    １，ＡＧ２）に接続されており、かつ第２のブロック選択チャネル接続端子は前
    記第１のトランスファチャネル接続端子に接続されている 請求項１０記載の制御回路。
  12. 【請求項１２】 ブロック選択コントロール線路（ＢＬＫＮ）が設けられて
    おり、該ブロック選択コントロール線路はブロック選択ゲート接続端子に、前記
    ブロック選択トランジスタ（ＢＴ１１，ＢＴ１２）が該ブロック選択コントロー
    ル線路（ＢＬＫＮ）を介して制御可能であるように接続されている 請求項５記載の制御回路。
JP2000503531A 1997-07-14 1998-07-14 不揮発性２トランジスタメモリセルを備えた半導体メモリ Ceased JP2001510926A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19730116.9 1997-07-14
DE19730116A DE19730116C2 (de) 1997-07-14 1997-07-14 Halbleiterspeicher mit nicht-flüchtigen Zwei-Transistor-Speicherzellen
PCT/DE1998/001970 WO1999004399A1 (de) 1997-07-14 1998-07-14 Halbleiterspeicher mit nicht-flüchtigen zwei-transistor-speicherzellen

Publications (1)

Publication Number Publication Date
JP2001510926A true JP2001510926A (ja) 2001-08-07

Family

ID=7835651

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000503531A Ceased JP2001510926A (ja) 1997-07-14 1998-07-14 不揮発性２トランジスタメモリセルを備えた半導体メモリ

Country Status (12)

Country Link
US (1) US6266274B1 (ja)
EP (1) EP0995197B1 (ja)
JP (1) JP2001510926A (ja)
KR (1) KR100392539B1 (ja)
CN (1) CN1134020C (ja)
AT (1) ATE214510T1 (ja)
BR (1) BR9810890A (ja)
DE (2) DE19730116C2 (ja)
ES (1) ES2174480T3 (ja)
RU (1) RU2213380C2 (ja)
UA (1) UA59400C2 (ja)
WO (1) WO1999004399A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129120A (ja) * 2008-11-27 2010-06-10 Fujitsu Microelectronics Ltd 半導体メモリ、半導体メモリの動作方法およびシステム

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19730116C2 (de) 1997-07-14 2001-12-06 Infineon Technologies Ag Halbleiterspeicher mit nicht-flüchtigen Zwei-Transistor-Speicherzellen
US6449188B1 (en) * 2001-06-19 2002-09-10 Advanced Micro Devices, Inc. Low column leakage nor flash array-double cell implementation
FR2826496A1 (fr) * 2001-06-25 2002-12-27 St Microelectronics Sa Memoire eeprom protegee contre les effets d'un claquage de transistor d'acces
GB2409537B (en) 2002-02-27 2006-02-08 Hydro Int Plc A vortex valve
US6862223B1 (en) * 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6850438B2 (en) * 2002-07-05 2005-02-01 Aplus Flash Technology, Inc. Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
US7064978B2 (en) * 2002-07-05 2006-06-20 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
KR100476928B1 (ko) * 2002-08-14 2005-03-16 삼성전자주식회사 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이
US7723228B2 (en) * 2003-05-20 2010-05-25 Applied Materials, Inc. Reduction of hillocks prior to dielectric barrier deposition in Cu damascene
US20080074922A1 (en) * 2006-09-21 2008-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. 2-transistor nonvolatile memory cell
US7505325B2 (en) * 2006-09-28 2009-03-17 Chingis Technology Corporation Low voltage low capacitance flash memory array
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8982625B2 (en) 2012-08-31 2015-03-17 Micron Technology, Inc. Memory program disturb reduction
US9142306B2 (en) * 2013-01-11 2015-09-22 Atmel Corporation Selecting memory cells using source lines
FR3021803B1 (fr) * 2014-05-28 2017-10-13 Stmicroelectronics Rousset Cellules memoire jumelles accessibles individuellement en lecture

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2623650B1 (fr) * 1987-11-20 1992-10-16 Sgs Thomson Microelectronics Composant electronique monolithique muni d'un decodeur commun pour sa memoire morte et sa memoire de traitement
EP0332274B1 (en) * 1988-03-09 1994-06-22 Koninklijke Philips Electronics N.V. EEPROM having a data controlled erasing and writing mode
JP3544743B2 (ja) * 1995-04-17 2004-07-21 株式会社東芝 半導体記憶装置
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
FR2735896B1 (fr) * 1995-06-21 1997-08-22 Sgs Thomson Microelectronics Memoire eeprom programmable et effacable par effet de fowler-nordheim
DE19730116C2 (de) 1997-07-14 2001-12-06 Infineon Technologies Ag Halbleiterspeicher mit nicht-flüchtigen Zwei-Transistor-Speicherzellen

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129120A (ja) * 2008-11-27 2010-06-10 Fujitsu Microelectronics Ltd 半導体メモリ、半導体メモリの動作方法およびシステム

Also Published As

Publication number Publication date
CN1264488A (zh) 2000-08-23
CN1134020C (zh) 2004-01-07
UA59400C2 (uk) 2003-09-15
US6266274B1 (en) 2001-07-24
BR9810890A (pt) 2000-09-26
ATE214510T1 (de) 2002-03-15
EP0995197A1 (de) 2000-04-26
RU2213380C2 (ru) 2003-09-27
DE19730116A1 (de) 1999-01-21
WO1999004399A1 (de) 1999-01-28
KR100392539B1 (ko) 2003-07-28
DE19730116C2 (de) 2001-12-06
DE59803351D1 (de) 2002-04-18
ES2174480T3 (es) 2002-11-01
KR20010021859A (ko) 2001-03-15
EP0995197B1 (de) 2002-03-13

Similar Documents

Publication Publication Date Title
JP2001510926A (ja) 不揮発性２トランジスタメモリセルを備えた半導体メモリ
US5109361A (en) Electrically page erasable and programmable read only memory
US6108240A (en) Implementation of EEPROM using intermediate gate voltage to avoid disturb conditions
US5812454A (en) Nand-type flash memory device and driving method thereof
US5798547A (en) Non-volatile semiconductor memory device having NAND structure cells
JP3741735B2 (ja) 不揮発性メモリ装置
JP2708333B2 (ja) レベルシフタ回路
EP0055594B1 (en) Electrically programmable non-volatile semiconductor memory device
US7355903B2 (en) Semiconductor device including memory cells and current limiter
JPH08279297A (ja) Ｎａｎｄ構造の不揮発性半導体メモリとそのプログラム方法
US4527259A (en) Semiconductor device having insulated gate type non-volatile semiconductor memory elements
US6963509B1 (en) Page buffer having dual register, semiconductor memory device having the same, and program method thereof
KR950020749A (ko) 반도체 불휘발성 기억장치
JPH05266219A (ja) マイクロコンピュータ
US6512694B2 (en) NAND stack EEPROM with random programming capability
EP0317939B1 (en) Input circuit incorporated in a semiconductor device
US4751678A (en) Erase circuit for CMOS EEPROM
US5422846A (en) Nonvolatile memory having overerase protection
US5640347A (en) EEPROM circuit configuration having security function
EP0317324A2 (en) Programmable semiconductor memory
US5838626A (en) Non-volatile memory
EP0508552B1 (en) Programmable semiconductor memory
JP4443029B2 (ja) スプリットゲート型フラッシュメモリ素子の消去方法
KR0161410B1 (ko) 낸드형 플래쉬 메모리의 리드전압 인가 방법
KR950010477B1 (ko) 낸드쎌을 갖는 불휘발성 반도체 메모리 장치

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040317

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20040728