KR100384437B1 - 반도체 장치 및 그 조립 방법 - Google Patents

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텍사스 인스트루먼츠 인코포레이티드
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Abstract

TAB(Tape-Automated Bonding)용의 콤팩트형 캐리어 패키지(TCP)로서 조립된 반도체 장치에 관한 것이다. IC 칩(3)은 범프 전극(15)를 구비한 접속 표면을 갖는다. 리드(8)을 실장하고 반도체 칩의 접속면보다 작은 디바이스 홀(21)을 갖고 있는 가요성 기저막(7)은 작은 소정의 갭(22)을 가로질러 IC 칩의 접속면에 대향한다. 디바이스 홀(21)을 통해 기저막(7)로부터 연장하는 내부 리드(8a, 8a')는 IC 칩(3) 상의 범프 전극(15)에 본딩된다. 내부 리드 본딩 및 수지 밀봉 도중에 갭(22)를 유지하기 위해, 칩의 접속면 또는 기저막(7)은 갭(22)와 동일한 길이의 스페이서 돌출부(35 또는 55)를 구비한다. 내부 리드 본딩 도중에, 스페이서 돌출부는 내부 리드(8a, 8a')를 이들의 대응 범프 전극으로부터 변위시키게 하는 변형으로부터 기저막(7)을 보호한다. 밀봉 도중에, 스페이서 돌출부는 밀봉 수지(13)이 갭(22)를 통해 쉽게 흐를 수 있게 하여 칩의 표면과 측면을 균일하게 피복한다.

Description

반도체 장치 및 그 조립 방법
본 발명은 반도체 칩 패키징에 관한 것으로, 특히 TAB(Tape-Automated Bonding)용 테이프 캐리어 패키지(TCP)에 관한 것이다.
최근, 더욱 다양한 기능을 실행하는 고밀도 회로를 갖는 반도체 장치가 대형화되는 경향이 있다. 한편, 반도체 장치의 사용자는 더욱 경량이면서 더욱 소형화된 장치를 원한다.
예를 들어, 노트북 PC에 사용된 액정 디스플레이(LCD)는 고정 A4 PC 케이스 사이즈 이내의 디스플레이를 가져야 한다. 그러므로, 테이프 캐리어 패키지(TCP)가 LCD 드라이버에 사용되고 있고, 종종 LCD 주변에 설치되어, 더욱 가느다른 TCP 필수품을 만든다.
제20도는 LCD 드라이버(3)을 LCD 패널 기판(10) 및 인쇄 배선 기판(16)에 결합시키기 위한 전형적인 TCP 구조의 단면도이다. 리드 프레임(8)은 폴리이미드 기저막(7) 상에 형성된다. 반도체 집적 회로(IC) 칩(3)(LCD드라이버) 상에 형성된 범프 전극(15)(범프 본딩 패드)는 업워드-페이싱(upward-facing) TAB 방법에 의해 리드 프레임(8)의 내부 리드 그룹(8a, 8a')에 본딩된다. TCP의 제1 그룹의 외부 리드(8b)는 비등방성 도전막(70)을 통해 패널 기판(10) 상의 도전성 박막 전극(60)에 본딩되고, 제2 그룹의 외부 리드(8b)는 인쇄 배선 기판(16) 상의 도전성 전극(80)에 본딩(납땜)된다.
예를 들어, 제21도에 도시된 바와 같이, 160 × 3 채널 LCD 디스플레이(9)의 경우, 기판(10) 주변의 각각의 측상에 3개의 IC 드라이버 칩(3)이 본딩되어, 이들을 외부 리드(8b)를 통해 LCD 디스플레이(9)의 매트릭스 전극(11 및 12)에 각각 접속시킨다. 그 다음, IC 칩(3)은 에폭시 수지 등의 몰드 수지(13)을 위에서부터 본딩하여 밀봉함으로써 패키지된다. 이렇게 형성된 패키지(14)는 제22도에 도시 되어 있으며, 땜납 레지스트(20)은 리드 프레임(8) 상에 피복된다.
각각의 IC 칩(3)은 칩(3)의 각 측면 근처에 설치된 대응하는 상향 돌출 범프 전극(15)에 의해 대응하는 내부 리드(8a, 8a')에 본딩된다. 이들중, 내부 리드(8a') 및 외부 리드(8b')는 입력 신호를 인쇄 배선 기판(16)(제21도에 도시되지 않음)에서부터 IC 칩(3)으로 도통시키고, 내부 리드(8a) 및 외부 리드(8b)는 IC 칩(30에서 LCD 디스플레이(9)로 구동 출력 신호를 공급한다.
제22도에 도시된 바와 같이, IC 칩을 본딩하기 위한 종래의 기저막(7)은 대응하는 IC 칩(3)보다 큰 애퍼추어 또는 디바이스 홀(21)을 구비한다. 기저막(7) 상의 배선 피치(리드 피치) 밀도를 증가시키는 것과 같이 외부 리드를 포함하는 TCP 유니트를 좁게 하여, 칩(3)과 디바이스 홀(21) 사이의 크기차를 최소화해서, 칩(3)의 크기를 감소시키는 여러가지 방법이 제안되어 있지만, 이러한 방법을 달성할 수 있는 것에는 한계가 있다.
제23도는 TCP구조(24)를 좁게 하는 다른 제안된 방법을 도시한 것으로, 애퍼추처(21)은 칩(3)보다 작게 이루어지고, 칩(3)의 주변 부분은 기저막(7)의 내부 에지와 중첩한다. 이 경우에, 범프 전극(15)는 애퍼추어(21)이 감소되는 양만큼 칩(3)의 중심쪽으로 이동된다.
제23도의 TCP 구조에 있어서, 칩(3)과 기저막(7) 사이에 고정 갭(22)를 형성하여, 칩(3)과 기저막(7) 사이에 적절한 거리를 유지하면서 밀봉 수지(13)을 퍼지게 하기 위해 갭(22)를 통해 본딩하는 동안 칩의 상부에서 측면쪽으로 용융 수지(13)을 흐르게 할 필요가 있다.
제24도 및 제25도를 참조하여 2개의 서로 다른 형태의 TCP(14 및 24)에서 내부 리드를 본딩하는 프로세스에 대해 설명하겠다.
제22도의 "큰 홀" 구조인 경우에 대해, 제24도는 IC 칩(3) 및 기저막(7)에 대한 기저막 가이드(33), 기저막 클램프(32), 본드 스테이지(31) 및 본딩 툴(30)의 구성을 도시한 것이다. 제23도의 "작은 홀" 구조인 경우에 대해, 제25도는 본딩 툴(31)이 더 좁아졌다는 것을 제외하고는 IC 칩(3) 및 기저막(7)에 대한 유사한 구성을 도시한 것이다.
제24도 및 제25도에 있어서, 기저막(7)이 지지 포인트(A)에서 막 클램프(32) 및 막 가이드(33)에 의해 유지될 때, 본딩 툴(30)은 힘 포인트(B)에서 내부 리드 부분에 하중을 가하고, 디바이스 홀(21)의 주변 에지는 작용 포인트(C)에 있다. 포인트(A와 B) 사이의 간격은 제24도보다 제25도의 구조에서 더 커질 수 있다.
이 때, 포인트(A와 C) 사이의 간격도 또한 커지므로, 포인트(C)의 변위가 이러한 원리에 따라 커진다. 디바이스 홀(21) 근처의 기저막(7)의 변형은 내부 리드(8a 및 8a') 상의 본딩 툴(30)에 의해 가해진 하중에 응답하여 제24도보다 제25도의 구조에서 더 커진다.
제26도에 도시된 바와 같이, 본딩 툴(30)이 힘 포인트(B)에서 내부 리드(8a, 8a')에 압력을 가할 때, 가요성 기저막(7)은 지지 포인트(A) 주위에서 아래로 회전하여 갭(22)의 양만큼 낮아져서 칩(3)의 상부면과 접촉한다. 제24도보다 제25도의 구성이 변위가 크기 때문에, 기저막(7)의 변형도 제25도에서 더 크다.
제27도에 도시된 바와 같이, 본딩 툴(30)은 각각의 리드(8a, 8a')를 아래로 회전시켜, 열과 압력에 의해 본딩되는 상향 돌출 범프 전극(15)와 접촉할 때까지 변형시킨다. 기저막(7)이 지지 포인트(A) 주위에서 변형된 후에 디바이스 홀(21) 내부의 대응하는 내부 리드(8a, 8a')의 변형이 발생할 수 있기 때문에 범프 전극과 이것의 대응하는 내부 리드 사이에 바람직하지 못한 변위가 발생할 수 있다.
제27도에 기저막(7)이 칩(3)의 상부면에 접착된 후에만 내부 리드(8a, 8a')가 전극(15)에 본딩되기 때문에, 칩(3)의 상부면과 기저막(7)의 하부면 사이에 갭이 거의 없다. 본딩 후에 상부에서부터 용융 수지를 떨어뜨림으로써 제23도에 도시된 바와 같이 수지 밀봉을 하고자 한다면, 용융 수지는 칩의 측면으로까지 용이하게 흐를 수 없어서 칩의 측면에 접착할 수 없다. 수지가 칩 단부와 측면으로 균일하게 퍼질 수 없기 때문에, 수지 밀봉은 불완전하게 될 수 있다. 그러므로, 기계적인 강도를 유지할 수 없게 된 것 이외에, 장치의 신뢰성이 감소될 수 있다.
제28도는 내부 리드 본딩 프로세스시의 TCP 리드 프레임(8)의 특정 패턴을 도시한 것이다. 내부 리드가 많이 있기 때문에, 내부 리드 본딩 동안에 더욱 큰 스트레스가 가해져서 내부 리드의 양 단부를 더욱 변형시키고, 물체를 측면의 중심쪽으로 이동시키려는 경향이 있다.
제29도의 확대 평면도 V1에 도시된 바와 같이, 양 단부에서의 내부 리드(8a1)은 측면의 중심에서 내부 리드(8a2)를 향해 내부로 끌어당겨진다. 큰 변형은 리드 피지(인접한 리드들 사이의 간격)을 변화시키는 대각선 변위를 야기시킨다. 따라서, 내부 리드(8a1)은 이들의 대응하는 범프 전극(15)로부터 변위된다. 또한, 제 29도의 측면도 V2에 도시된 바와 같이, 리드 프레임(8) 자체가 왜곡되므로 내부 리드(8a1)이 양 단부에서 상승하여, 범프 전극(15)로부터 더욱 분리될 수 있다.
대응하는 범프 전극으로부터 내부 리드의 위치 변위의 한가지 원인은 기저막(7)의 길이 및 지지 포인트(A)로부터의 내부 리드가 내부 리드 본딩 도중에 수직 갭(22) 때문에 증가하는데 있다.
그러므로, 본 발명의 목적은 리드 본딩 위치의 변위를 없애고, 더욱 신뢰성있는 본딩을 제공하며, 기저 물질(7)과 대향 칩면 사이에서 고정 갭을 유지하고, IC 칩 표면과 측면 상에서 밀봉 수지를 균일하게 피복하는 TCP를 제공하기 위한 것이다.
본 발명은 기저 물질과 반도체 칩의 본딩 도중에 기저 물질을 수용하여 지지 하는 지지부 및 반도체 칩에 기저 물질 상의 리드가 본딩되는 반도체 장치에 관한 것이다.
기저 물질과 반도체 칩 사이에 제공된 지지부는 본딩 도중에 기저 물질을 수용하여 지지하도록 형성되어, 지지부가 기저 물질과 반도체 칩 사이의 갭의 두께(높이)를 가질 때 내부 리드 본딩 프로세스시의 기저 물질의 지지 포인트 기능이 지지부에 의해 실행된다. 그러므로, 지지 포인트와 힘 포인트 사이의 간격이 상당히 감소될 수 있다. 지지부의 두께(높이)가 작은 경우, 가저 물질이 지지부와 접촉할 때까지만 기저 물질의 지지 포인트 주위의 변위가 발생되므로, 지지부가 없을 때보다 있는 경우에 변위량이 더 작아진다.
그 결과, 기저 물질에 발생된 변형이 현저하게 감소됨에 따라, 기저 물질의 변위에 따른 내부 리드 본딩에 미치는 영향이 감소되어 본딩 도중의 위치 변위를 더욱 감소시킬 수 있게 된다.
또한, 기저 물질의 지지 포인트로부터의 길이는 지지부에 따른 지지에 의해감소되고, 기저 물질은 본딩 도중에 안정하게 지지되어, 본딩 도중에 리드에 가해진 스트레스가 칩 길이 방향으로 양 단부 상에 미치는 영향을 감소시킬 수 있어, 리드 변형 및 변위를 더욱 감소시키며 리드 피치를 변화시켜서 상승시킬 수 있어서, 양호한 신뢰도로 본딩을 실행할 수 있게 된다.
본 발명에 있어서, 지지부는 반도체 칩 상의 돌출부로서, 또는 기저 물질 상의 돌출부로서 제공될 수 있다.
구체적으로, 본 발명은 리드를 구비한 기저막 내에 반도체 칩보다 작은 애퍼추어가 형성되고, 반도체 칩은 애퍼추어를 커버하기 위해 칩과 기저막 사이에 규정된 갭이 설치되며, 리드의 내부 부분은 기저막의 위에서부터 애퍼추어를 통해 연장하여, 이 애퍼추어를 통해 반도체 칩에 본딩되고, 본딩 도중에 변위되는 기저막 상의 변위 부분을 수용하는 돌출부가 지지부로서 갭에 제공된다.
이 경우에, 내부 리드는 반도체 칩의 범프 전극에 본딩될 수 있고, 기저막의 변위 부분을 수용하는 스페이서 돌출부는 더미 범프 전극으로서 반도체 칩 상에 제공될 수 있다.
스페이서 돌출부 또는 더미 범프 전극은 반도체 칩의 패시베이션 막 상에 제공될 수 있다.
지지부는 기저 물질을 지지하는 기능 이외에 반도체 칩과 기저 물질 사이의 갭을 유지하는 스페이서로서 기능할 수 있다.
본 발명은 또한 IC 자체 뿐만 아니라 TCP 등의 패키지를 목표로 한다. 패키지의 경우에는 리드 프레임과 IC 칩을 밀봉하는데 사용된 수지가 목표로 되고, IC 칩 자체의 경우에는 지지부(예를 들어, 더미 범프 전극)를 구비한 IC 칩이 목표로 된다.
제1도 내지 제10도는 본 발명을 TCP에 적용한 경우의 실시예를 도시한 것이다. 제1도의 TCP(34)에 있어서, 리드 프레임(8)은 대응하는 IC 칩(3)보다 적은 디바이스 홀(21)을 갖는 기저막(7)에 부착된다. 제23도, 제25도 내지 제27도의 종래의 구조에서와 같이, 기저막(7)과 IC 칩(3) 사이에는 고정 갭(22)가 있고, 리드 프레임의 내부 리드(8a, 8a')가 칩 상의 범프 전극에 본딩되며, 종래 구조와 동일한 부분에는 동일한 참조 번호를 붙였다. 그러나, 본 발명의 새로운 TCP 구조는 실제 범프 전극(15)와 유사한 모양이고 갭(22)를 가로질러 위로 돌출하는 다수의 스페이서 돌출부 또는 더미 전극(35)를 갖는 IC 칩(3)의 업워드-페이싱 표면을 추가로 제공한다.
더미 범프 전극(35)는 갭(22)와 거의 동일한 수직 높이를 갖고, IC 칩(3)의 입 측면을 따라 규정된 피치(인접한 부재들 사이의 간격)로 여러 행으로 제공된다. 각 행의 더미 전극(35)는 작용 포인트(C)에서 디바이스 홀(21) 주위의 기저막(7)의 연부에 대해 수평으로 위치 설정된다.
제7도에 도시된 바와 같이, 더미 범프 전극(35)는 실제 범프 전극(15)의 2개의 행(80)의 양 측 상의 각 영역(81) 내에 제공된다. 제7도의 예에 있어서, 더미 범프 전극(35)는 실제 범프 전극(15)와 동일한 피치로 위치 설정되지만, 다른 피치도 사용될 수 있다.
양호하게, 범프 전극(35)는 후술될 작용과 효과의 관점에서 동일한 피치 또는 대등한 분포를 갖출 수 있다. 또한, 더미 펌프 전극(35)의 피치는 통상 실제 범프 전극(15)의 피치의 1-100 배이고, 바람직하게는 피치의 2-80 배이며, 가장 바람직하게는 피치의 2-10 배이다. 더미 범프 전극(35)의 피치가 너무 작은 경우에는 본드 형성이 곤란해지고, 피치가 너무 크면, 더미 전극은 기저막(7)의 변형을 방지하는데 효과적이지 않다. 제8도는 더미/실제 전극 피치 비가 2 : 1인 특정예를 도시한 것이다. 다른 예에 있어서, 제9도의 각 더미 범프 전극(35)는 2개의 인접한실제 전극(15)를 융합시킨 것만큼 넓다.
제1도에 도시된 TCP(34)에 있어서, 각 부분의 크기예는 다음과 같다; 반도체 칩 1.300 mm 폭, 길이 17.200 mm; 디바이스 홀 0.800 mm 폭, 홀과 칩의 중첩 길이 : 0.250 mm; 실제 범프 전극의 수 : 240, 피치 : 0.069 mm(제8도): 실제 범프 전극의 행들 사이의 거리 : 0.300 mm; 더미 범프 전극의 수 : 120, 피치 : 0.138 mm(제7도 및 제8도). 더미 범프 전극의 행들 사이의 거리 : 0.900 mm; 실제 및 더미 범프 전극의 평면 면적 : 칩 중앙선의 한 측 상에서 0.063 ×0.63 mm, 다른 축 상에서 0.053 ×0.053 mm; 갭(22)의 두께와 실제 및 더미 범프 전극의 높이 : 18 μm; 기저막의 두께 : 75 μm 또는 125 μm; 리드 프레임(8)(내부 리드(8a, 8a')의 두께 18 μm, 25 μm 또는 35 μm.
이제, 더미 범프 전극(35)를 갖는 IC 칩(3)을 사용한 본 발명의 TCP(34)가 내부 리드 본딩 및 수지 밀봉 프로세스를 위해 어떻게 작용하는 지에 대해 설명하겠다. 제2도에 도시된 바와 같이, 내부 리드 본딩은 IC 칩(3) 및 가요성 기저막(7)에 대해 본딩 툴(30), 본딩 스테이지(31), 기저막 클램프(32) 및 기저막 가이드(33)을 배열하여 시작되므로, 칩(3)의 상부면과 기저막(7)의 하부면 사이에 갭(22)가 있다. 제3도에 도시된 바와 같이, IC 칩(3)의 상부면은 갭(22)와 동일한 수직 높이를 갖는 더미 범프 전극(35)를 갖추고 있으므로, 본딩 툴(30)이 힘 포인트(B)에서 내부 리드(8a, 8a')에 압력을 가하더라도, 더미 범프 전극(35)가 기저막(7)이 지지 포인트(A) 주위에서 탄성적으로 변형되지 않게 하기 때문에 갭(22)는 유지된다. 그러므로, 기저막(7)의 변위량은 최소 한도이고, 변형은 변위를 수반하지 않는다.
이 때, 본딩 툴(30)은 제4도에 도시된 바와 같이 밀어 내려져서, 내부 리드(8a, 8a')가 열에 의해 본딩되는 칩(3)의 범프 전극(15)와 내부 리드가 접촉하게 될 때까지 내부 리드를 회전시킴으로써 내부 리드(8a, 8a')를 변형시킨다. 기저막(7)이 범프 전극(35)에 의해 지지되기 때문에, 기저막은 변형되지 않고, 내부 리드(8a, 8a')만이 디바이스 홀(21) 내에서 변형된다.
내부 리드(8a, 8a')가 업워드 페이싱 방법을 사용하여 범프 전극(15)에 본딩된 후, IC 칩(3)은 제5도에 도시된 바와 같이 지지 스탠드(40) 상에 배치되고, 밀봉 수지 액체(13')는 리드와 칩 상에 떨어진다. 갭(22)가 격설된 더미 범프 전극(35)에 의해 유지되기 때문에, 수지 액체(13')는 IC 칩(3)의 상부에서부터 제5도의 화살표로 표시된 갭을 통해 측면으로 유연하게 흐른다. 수지가 굳어지면, 제6도에 도시된 바와 같이 TCP(34)는 IC 칩(3)의 상부면에서부터 이것의 단부로 또는 칩(3)의 측면으로 밀봉된다.
기저막(7)과 IC 칩(3) 사이에 설치된 더미 범프 전극(35)는 내부 리드의 본딩 도중에 기저막(7)을 수용하여 지지한다. 더미 범프 전극(35)가 갭(22)와 동일한 수직 크기를 갖기 때문에, 내부 리드 본딩 프로세스 중에 더미 범프 전극(35)는 기저막(7)에 대한 지지 포인트가 되어, 기저막(7)의 지지 포인트와 본딩 툴(30)의 힘포인트 사이의 거리를 상당히 감소시킨다. 제4도에 도시된 바와 같이, 더미 범프 전슷(35)의 수직 크기가 갭(22)와 동일하기 때문에, 기저막(7)의 지지 포인트(4) 주위로 거의 변위가 없다.
기저막(7)의 변형을 현저하게 감소시킴으로써, 내부 리드 본딩 도중에 변형이 야기할 수 있는 내부 리드(8a, 8a')의 원하지 않는 변위는 제거되고, 본딩시의 위치 변위는 상당히 감소된다.
또한, 기저막(7)의 지지 포인트로부터의 길이는 범프 전극(35)에 따른 지지에 의해 제거되고, 기저막(7)은 본딩 도중에 안정하게 지지되므로, 본딩 도중에 내부 리드에 가해진 스트레스가 칩의 길이 방향으로 양 단부 상에 미치는 영향은 감소되고 내부 리드의 변형과 변위 및 리드 피치의 변화와 상승이 상당히 감소되어 본딩이 더욱 신뢰성있게 실행될 수 있다.
기저막(7)의 변형을 방지하는 이외에, 칩(3)의 스페이서로서 제공된 더미 범프 전극(35)는 칩(3)과 기저막(7) 사이에 안정한 갭(22)를 유지함으로써 수지 밀봉을 향상시킨다. 수지 액체(13')는 갭을 통해 유연하게 흘러 칩 표면을 균일하게 피복함으로써, TCP 패키지의 신뢰성과 질을 안정화시킨다. 안정한 갭으로 인하여, 갭을 통해 흐르는 수지 액체(13')의 양은 수지 액체 성분에 따라 결정될 수 있어, 수지 밀봉 프로세스의 제어를 용이하게 한다.
더미 범프 전극은 칩(3)의 회로 형성 표면에 제공될 필요는 없고; 이들은 칩(3)의 패시베이션 막 상에 정규 범프의 형성과 동시에 생성될 수 있고, 이 때 배선 리드 또는 능동·수동 소자는 범프 전극(35)의 하부층에 배치될 수 있다. 그러므로 더미 범프 전극(35)는 특정 프로세스를 추가하지 않고 또는 칩(3)의 크기 또는 면적을 변화시키지 않고 제공될 수 있어서, 재료비가 약간 추가될 뿐이다.
패시베이션 막 상에 제공된 더미 범프 전극(35)는 이들이 패시베이션 막 상에 있는 한 임의로 설치될 수 있고, 이들의 모양도 임의로 설계될 수 있다. 그래서 기저막(7)의 변형을 방지하는 정지부 및 스페이서의 역할 이외에, 이들은 칩(3)과 기저막(7)을 결합시키기 위한 본딩 프로세스시에 위치를 표시하는데 사용될 수 있다.
다음에, 더미 범프 전극(35)를 포함하여 패시베이션 막 상에 범프를 만드는 방법에 대해 제10도의 스텝을 참조하여 설명하겠다. 스텝 ①에 있어서, 내부 회로에 접속된 알루미늄 패드(42)가 반도체 칩의 실리콘 기판(41)의 주요면에 형성된 다음에, 패시베이션 막(43)(실제로 다충막)이 증착되어, 패드(42)의 상부면이 노출된다.
스텝 ②에 있어서, 배리어(barrier) 물질로서의 Au 층(45) 및 TiW 층(44)가 패시베이션 막(43) 및 패드(42) 상에 적층된 다음에, 스텝 ③에서 전체 표면이 표토레지스트(46)으로 피복된다.
스텝 ④에 있어서, 포토레지스트(46)은 노광 및 현상에 의해 규정된 패턴이 주어진다. 나머지 포토레지스트(46)을 마스크로서 사용하여, Au 플레이팅이 배리어 금속층(TiW 층(44)/Au 층(45))에 인가되어, 본딩하기 위한 Au 범프 전극(15), 및 포토레지스트(46)이 없는 영역을 격설하기 위한 Au 더미 범프 전극(35)를 형성한다.
스텝 ④는 양 측상에 한 행의 Au 더미 범프 전극(35)가 있으며 한 행에 형성된 Au 범프 전극(15)를 나타낸 것이다. 이것은 실제 범프 전극(15)가 한 행에 있다는 점이 제7도 및 제8도와 다르다. 2 행의 범프 전극(15)를 제공하기 위해, 2행의패드(42)가 미리 대신 형성된다.
스텝 ⑤에 있어서, 포토레지스트(46)은 제거되고, 그 다음 스텝 ⑥에서 Au충(15 및 35)가 없는 영역에서 노출된 Au 층(45) 및 TiW 층(44)가 에칭 제거된다. Au 층(45)가 매우 얇기 때문에, Au 층(15 및 35)가 에칭으로부터 거의 영향을 받지 않는다.
이러한 방식으로, 도전성 패드(42) 상의 Au 실제 범프 전극(15), 및 패시베이션 막(43) 상의 Au 더미 범프 전극(35)를 소정의 패턴으로 동시에 형성할 수 있다. TiW 층(44)는 범프 전극의 형성 도중에 어닐링을 실행할 때 Au 원자가 확산되지 않게 하는 배리어 기능을 갖는다. Au 층(45)는 TiW 층(44)에 대한 Au 층(15 및 35)의 접착을 증가시킨다.
제11도 내지 제13도는 본 발명이 다운워드 페이싱(downward facing) 방법을 사용하여 제조된 반도체 칩을 갖는 TCP에 적용된 다른 실시예를 도시한 것이다. 이러한 TCP의 경우, IC 칩(3)은 기저막의 아래보다는 위에 장착된다. 제11도에 도시된 바와 같이, 땜납 레지스트(50)은 기저막(7)의 리드 형성 표면 상에 고정된 두께로 피복된다. 칩(3)의 하부면 상에 더미 범프 전극(35)를 제공함으로써, 땜납 레지스트(50)과 칩(3) 사이에 고정된 갭을 유지하면서 내부 리드의 제조 도중에 그밖에 발생할 수 있는 기저막(7)의 변형 등을 방지할 수 있다.
제12도에 도시된 내부 리드 본딩 프로세스 도중에, 본딩 툴(30)을 아래에서부터 가함으로써 본딩이 실행되고, 본딩 툴(30)을 제13도에 도시된 바와 같이 위로 이동시킴으로써 내부 리드(8a, 8a')를 탄성적으로 변형시켜서 이들을 범프전극(15)에 접촉시킨다. 더미 범프 전극(35)가 존재하지 않으면, 기저막(7)은 땜납 레지스트(50)의 작용 포인트(C)가 칩(3)과 접촉하게 될 때까지 지지 포인트(A) 주위로 회전하여 기저막(7)이 변형될 것이다. 작용 포인트(C) 근처에 더미 범프 전극(35)를 제공함으로써 기저막(7)은 지지 포인트(A) 주위를 회전하지 않게 된다.
여기에서, 본딩 툴(30)은 아래에서부터의 움직임을 나타내어 칩의 배향에 따른 차이를 알기 쉽게 했지만, 실제 제조 중에는 제12도와 같이 반전되어 본딩 툴은 위에서부터 아래로 움직인다.
이러한 방식으로, 기저막(7)의 변위는 상당히 감소되거나 제거되고, 칩의 장착(본딩)은 변위를 수반하는 변형을 발생시키지 않고 다운워드 페이싱 방법에 의해 양호하게 실행될 수 있다.
또한, 갭(22)는 본딩 후에 더미 범프 전극(35)에 의해 유지되므로, 수지 액체기 갭(22)를 통해 유연하게 흐르기 때문에 수지 밀봉을 실행할 수 있다. 더미 범프 전극(35)는 상술한 실시예와 동일한 방식으로 제공되어 상술된 실시예와 동일한 효과를 얻을 수 있다.
제14도는 더미 범프 전극(35)에 대응하는 스페이서 돌출부(55)가 칩(3)보다 기저막(7) 상에 제공되는 또 다른 실시예를 도시한 것이다. 스페이서 돌출부(55)는 디바이스 홀(21)에 접하는 기저막(7)의 에지에서 제7도에 도시된 더미 범프 전극(35)와 동일한 패턴, 크기 및 두께를 갖는 기저막(7)을 일체로 구비한다. 이들 돌출부(55)는 기저막(7)에 부착될 수 있지만, 기저막(7)을 프로세싱함으로써 제공되거나 일체로 형성될 수 있다.
제14도의 칩(3)과 기저막(7)이 제3도에서와 같이 위치 설정된 후에, 제4도와 동일한 방식으로 내부 리드 본딩이 실행된다. 기저막(7)이 지지 포인트(A) 주위를 회전하려고 할 때, 돌출부(55)는 칩(3)의 상부면과 접촉하여 기저막(7)의 회전을 방지한다. 그러므로, 상술된 것과 동일한 작용과 효과를 얻을 수 있다. 또한 IC 칩(3)이 종래의 칩일 수도 있고, 그래서 칩의 제조시에 추가 공정이 불필요하다.
제15도 내지 제19도는 본 발명이 TCP에 적용되는 또 다른 실시예를 도시한 것이다. 상술된 실시예들이 내부 리드(8a, 8a')의 자유 단부를 디바이스 홀(21) 내로 만곡시킴으로써 본딩을 실행한 반면에, 이 실시예에서는 기저막(7) 상에 제공된 각 내부 리드가 홀(21)의 한 쪽에서 다른 쪽으로 걸쳐있다. 제15도 및 제16도에 도시된 바와 같이, 디바이스 홀(21)을 브리지하는 기저막(7) 상의 각 내부 리드(8a, 8a')는 홀 내로 만곡되어 이것의 중심에서 칩(3) 상의 대응 범프 전극(15)로 본딩된다.
제17도에 도시된 바와 같이, 내부 리드 본딩은 내부 리드(8a, 8a')가 각각 기저막(7) 내의 홀을 브리지하는 리드 프레임(8)을 실장하는 가요성 기저막(7) 및 IC 칩(3)에 대해 본딩 툴(30), 본딩 스테이지(31), 기저막 클램프(32) 및 기저막 가이드(33)을 배열함으로서 시작된다. 갭(22)는 칩(3)의 상부면과 기저막(7)의 하부면 사이에 제공된다.
본딩 툴(30)은 각 내부 리드가 대응 범프 전극(15)(파선으로 표시됨)와 접촉하게 될 때까지 제18도에 도시된 바와 같이 각 내부 리드(8a, 8a')의 중앙에서 아래로 눌러지고, 업워드 페이싱 방법에 의해 본딩이 실행된다. IC 칩(3) 상의 2 행의 업워드-페이싱 더미 범프 전극(35)가 갭(22)와 동일한 수직 크기를 갖기 때문에 내부 리드 본딩 도중에 기저막(7)을 수용하여 기저막(7)의 변위를 감소시키는 등의 상술된 실시예의 이점이 얻어질 수 있다.
내부 리드가 디바이스 홀(21)에 걸쳐져 있고 자유 단부를 갖지 않기 때문에, 스트레스, 진동 등의 결과와 같은 변형 또는 위치 변위가 잘 발생하지 않는다. 더우기, 브리지된 내부 리드는 디바이스 홀(21) 근처의 기저막(7)을 강화시키고, 기저막의 충돌, 접촉 등의 외력에 대한 저항과 물리적 강도를 향상시켜서, 디바이스 홀(21) 근처에서 기저막(7)이 평탄하게 있을 수 있게 한다.
내부 리드가, 예를 들어 30 μm이하로 더 좁아진 경우에도, 각자의 내부 리드(8a, 8a')는 소정의 위치에서 안정하게 유지되어 내부 리드 행으로부터 삐져나오거나 분리되지 않고, 내부 리드 행의 평탄성이 안정하게 유지된다. 따라서, 내부 리드 본딩 프로세스시에 접촉 결함이 발생되지 않고, 모든 내부 리드(8a, 8a')는 대응 범프 전극(15)와 양호한 접촉 상태로 배치될 수 있으며, 소정의 핀을 충분히 수용할 수 있다.
제19도에 도시된 바와 같이, 본딩 프로세스 후에 수지(13)은 기저막(7)의 내부 에지 및 IC 칩(3)의 상부와 측면에서 피복된다. 이러한 수지가 더미 범프 전극(35)에 의해 유지된 갭(22)를 통해 충분히 흐르기 때문에, 양호한 밀봉이 형성된다.
제19도의 실시예는 다운워드 페이싱 방법을 사용하여 본딩을 실행한다는 점과 내부 리드 상에 땜납 레지스트(50)이 형성된다는 점(제11도 내지 제13도 참조)만 제15도 내지 제18도와 다르다. 그러므로, 제15도 내지 제18도 및 제11도 내지 제 13도의 실시예에서 설명된 작용과 효과가 얻어질 수 있다.
패키징 기술 분야에서, 상술된 실시예들은 본 발명의 기술전 개념을 벗어나지 않고서 여러가지 방식으로 변형될 수 있다는 것은 명백하다. 돌출부 또는 더미 범프 전극의 형성 방법, 재료, 형성 위치, 크기 및 패턴은 여러가지 방식으로 변화 될 수 있다. 예를 들어, 제1도 내지 제10도에서, 더미 범프 전극(35)는 디바이스 홀(21)에서 이동된 위치에서 IC 칩(3) 상에 설치될 수 있고, 제14도의 실시예의 경우에도 돌출부(55)는 디바이스 홀(21)에서 이동된 위치에서 기저막(7) 상에 설치될 수 있다.
또한, 패턴, 크기, 형성 위치, 재료, 형성 방법 등은 IC 칩(3)의 범프 전극(15)에 대해서도 변화될 수 있다. 또한, 리드 프레임의 모양과 재료를 포함하여 본딩 방법이 변화될 수 있다.
상기 실시예에 있어서, LCD 드라이버용 패키징이 주로 도시되었지만, 본 발명은 여러가지 다른 반도체 장치를 패키징하는데 적용될 수 있다.
본 발명은 기저 물질 상에 제공된 내부 리드가 반도체 칩에 본딩되고, 본딩 도중에 기저 물질을 수용하여 지지하는 지지부가 기저 물질과 반도체 칩 사이에 제공되는 구조를 갖는다. 지지부는 본딩 도중에 기저 물질을 수용하여 지지하고, 내부 리드 본딩 프로세스시의 기저 물질의 지지 포인트 기능은 지지부에 실행되고; 그러므로 지지 포인트와 힘 포인트 사이의 거리는 상당히 감소될 수 있어서 기저 물질의 지지 포인트 주위의 변위가 상당히 감소된다.
기저 물질에 생성된 변형을 현저하게 감소시키는 이외에, 본 발명은 내부 리드 상의 기저 물질의 변위 영향을 감소시키므로, 본딩 도중의 내부 리드와 범프 전극 사이의 위치 변위가 상당히 감소된다.
기저 물질의 지지 포인트로부터의 길이는 더미 범프 전극에 의한 지지로 인해 더 짧아지고, 기저 물질은 본딩 도중에 안정하게 지지될 수 있어서, 본딩 도중에 리드에 인가된 스트레스가 칩의 길이 방향으로 양 단부에 미치는 영향이 감소될 수 있고, 리드의 변형과 변위, 리드 내의 변화와 상승 등이 상당히 감소될 수 있어서, 양호한 신뢰도로 본딩이 실행될 수 있다.
더미 범프 전극은 칩의 대향 표면과 기저 물질 사이에 고정된 갭을 유지하기 위한 스페이서로서 기능하고, 밀봉 수지는 갭을 통해 칩 표면 및 단부 또는 측면 상에 균일하게 피복될 수 있어서, 수지가 밀봉된 패키지의 안정화와 신뢰성 및 질의 향상이 실현될 수 있다.
제1도는 본 발명에 따른 반도체 장치(업워드-페이싱 방법을 이용한 TCP)의 제 1 실시예의 단면도.
제2도는 제1도의 반도체 장치의 내부 리드 본딩 프로세스의 한 단계를 도시한 단면도.
제3도는 제2도의 부분 확대도.
제4도는 제3도의 내부 리드 본딩 프로세스의 다른 단계를 도시한 단면도.
제5도는 제1도의 장치를 리드 본딩한 후에 적용된 수지 밀봉 프로세스의 단면도.
제6도는 제5도의 수지 밀봉 프로세스 후의 반도체 장치의 확대 단면도.
제7도는 제1도의 반도체 장치의 IC 칩 상의 실제 및 더미 범프 전극(스페이서 돌출부)의 제1 배열을 도시한 사시도.
제8도는 제1도의 반도체 장치의 IC 칩 상의 실제 및 더미 범프 전극의 제2 배열을 도시한 평면도.
제9도는 제1도의 반도체 장치의 IC 칩 상의 실제 및 더미 범프 전극의 제3 배열을 도시한 사시도.
제10도는 실제 및 더미 범프 전극을 만드는 방법의 일련의 단계(①-⑥)를 도시한 단면도.
제11도는 본 발명에 따른 반도체 장치(다운워드-페이싱 방법을 이용한 TCP)의 제2 실시예를 도시한 단면도.
제12도는 제11도의 반도체 장치의 내부 리드 본딩 프로세스의 한 단계를 도시한 부분 단면도.
제13도는 제12도의 내부 리드 본딩 프로세스의 다른 단계를 도시한 단면도.
제14도는 디바이스 홀 근처의 기저막 상에 하향 돌출부가 있는 TCP 반도체 장치의 제3 실시예 제조 시의 한 단계를 도시한 단면도.
제15도는 내부 리드가 자유 단부를 갖지 않는 본 발명에 따른 반도체 장치(업워드-폐이싱 방법을 이용한 TCP)의 제4 실시예의 사시도.
제16도는 제15도의 반도체 장치의 부분 확대 단면도.
제17도는 제15도의 반도체 장치의 내부 리드 본딩 프로세스의 한 단계를 도시한 단면도.
제18도는 제17도의 내부 리드 본딩 프로세스의 다른 단계를 도시한 단면도.
제19도는 내부 리드가 자유 단부를 갖지 않는 본 발명에 따른 반도체 장치(다운워드-페이싱 방법을 이용한 TCP)의 제5 실시예의 단면도.
제20도는 종래의 업워드-페이싱 TAB 방법에 따라 LCD 패널과 인쇄 배선 기판 사이의 LCD 드라이버 칩을 접속시키기 위한 종래의 TCP 구조의 단면도.
제21도는 제20도의 몇몇 LCD 드라이버 칩 패키지가 주변에 부착되어 있는 LCD 패널의 개략 평면도.
제22도는 제20도의 종래의 패키지된 반도체 장치의 확대 단면도.
제23도는 상이한 구조를 갖는 다른 패키지된 반도체 장치의 단면도.
제24도는 제22도의 반도체 장치의 내부 리드 본딩 프로세스의 한 단계를 도시한 단면도.
제25도는 제23도의 반도체 장치의 내부 리드 본딩 프로세스의 한 단계를 도시한 단면도.
제26도는 제25도의 본딩 프로세스의 부분 확대도.
제27도는 제26도의 리드 본딩 프로세스의 다른 단계를 도시한 단면도.
제28도는 반도체 장치의 IC 칩을 장착하는 TAB의 리드 프레임의 평면도.
제29도는 반도체 칩 상의 범프 전극에 내부 리드가 본딩된 후의 제28도의 리드 프레임의 부분 확대 평면도(V1) 및 확대 단면도(V2).
도면의 주요 부분에 대한 부호의 설명
3 : IC 칩 7 : 기저막
8 : 리드 프레임 8a, 8a' : 내부 리드
8b, 8b' : 외부 리드 9 : LCD 디스플레이
10 : LCD 패널 기판 13 : 밀봉 수지
14, 24, 34 : 반도체 칩 패키지 15 : 범프 전극
16 : 인쇄 배선 기판 20, 50 : 땜납 레지스트
21 : 디바이스 홀 22 : 갭
30 : 본딩 툴 31 : 본딩 스테이지
32 : 본딩 클램프 33 : 본딩 가이드
35 : 더미 범프 전극 55 : 돌출부
60 : 도전성 박막 전극 70 : 비등방성 도전막
80 : 도전성 전극 A : 지지 포인트
B : 힘 포인트 C : 작용 포인트

Claims (12)

  1. TCP 패키징용 반도체 조립체에 있어서,
    회로를 내장하고 있고, 상기 회로에 결합된 다수의 범프 전극을 구비한 접속면을 갖고 있는 IC 칩;
    (i) 상기 IC 칩의 접속면보다 작은 디바이스 홀을 갖고 있고 소정의 밀봉 갭 간격으로 상기 IC 칩의 접속면에 대향해 있으며, (ii) 상기 IC 칩의 대응하는 범프 전극에 본딩하기 위해 디바이스 홀을 통해 연장할 수 있는 비부착된 내부 리드부를 갖는 다수의 도전성 리드에 부착되어 있는 가요성 기저막; 및
    상기 밀봉 갭 간격과 동일한 높이의 스페이서 돌출부로서, 상기 내부 리드부가 상기 범프 전극에 본딩되고 밀봉제가 상기 디바이스 홀에 주입될 때 상기 갭 간격을 유지하기 위해 상기 기저막과 상기 칩의 접속면 사이의 상기 디바이스 홀 주위에 배치되어 있는 다수의 스페이서 돌출부를 포함하는 것을 특징으로 하는 반도체 조립체.
  2. 제1항에 있어서, 상기 스페이서 돌출부는 상기 IC 칩의 접속면 상에 형성되는 것을 특징으로 하는 반도체 조립체.
  3. 제1항에 있어서, 상기 스페이서 돌출부는 상기 IC 칩의 접속면 상에 더미 범프 전극으로서 형성되는 것을 특징으로 하는 반도체 조립체.
  4. 제1항에 있어서, 상기 스페이서 돌출부는 반도체 칩의 패시베이션 막 상에 더미 범프 전극으로서 형성되는 것을 특징으로 하는 반도체 조립체.
  5. 제1항에 있어서, 상기 스페이서 돌출부는 상기 기저막 상에 형성되는 것을 특징으로 하는 반도체 조립체.
  6. 제1항에 있어서, 상기 비부착된 내부 리드부는 상기 IC 칩의 대응하는 범프 전극에 본딩하기 위해 상기 디바이스 홀을 통해 각각 연장할 수 있는 자유 단부를 갖고 있는 것을 특징으로 하는 반도체 조립체.
  7. 제1항에 있어서, 상기 비부착된 내부 리드부는 상기 디바이스 홀을 브리지(bridge)하는 것을 특징으로 하는 반도체 조립체.
  8. 반도체 장치에 있어서,
    회로를 내장하고 있고, 상기 회로에 결합된 다수의 범프 전극을 구비한 접속면을 갖고 있는 IC 칩;
    (i) 상기 IC 칩의 접속면보다 작은 디바이스 홀을 갖고 있고 소정의 갭 간격으로 상기 IC 칩의 접속면에 대향해 있으며, (ii) 상기 디바이스 홀을 통해 연장하여 상기 IC 칩의 대응 범프 전극에 본딩되는 내부 리드부를 갖는 다수의 도전성 리드에 부착되어 있는 가요성 기저막;
    상기 갭 간격과 동일한 높이의 스페이서 돌출부로서, 상기 갭 간격을 유지하기 위해 상기 기저막과 상기 칩의 접속면 사이의 상기 디바이스 홀 주위에 배치되어 있는 다수의 스페이서 돌출부; 및
    상기 내부 리드부를 덮고, 상기 디바이스 홀을 채우고 상기 IC 칩과 가요성 기저막 사이의 갭 간격을 채우며, 상기 IC칩의 접속면을 덮는 밀봉제를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 비부착된 내부 리드부는 상기 디바이스 홀을 통해 연장하여 상기 IC 칩의 대응하는 범프 전극에 각각 본딩되는 자유 단부를 갖고 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 내부 리드부는 상기 디바이스 홀을 브리지하는 것을 특징으로 하는 반도체 장치.
  11. TCP 반도체 장치를 조립하는 방법에 있어서,
    회로를 내장하고 있고, 상기 회로에 결합된 다수의 범프 전극을 구비한 접속면을 갖고 있는 IC 칩을 제공하는 단계;
    (i) 상기 IC 칩의 접속면보다 작은 디바이스 홀을 갖고 있고 소정의 밀봉 갭 간편으로 상기 IC 칩의 접속면에 대향해 있으며, (ii) 비부착된 내부 리드부를 갖는 다수의 도전성 리드에 부착되어 있는 가요성 기저막을 제공하는 단계;
    상기 밀봉 갭 간격과 동일한 높이이고, 상기 갭 간격을 유지하기 위해 상기 기저막과 상기 칩의 접속면 사이의 상기 디바이스 홀 주위에 배치되어 있는 다수의 스페이서 돌출부를 제공하는 단계; 및
    상기 디바이스 홀을 통해 상기 내부 리드부를 밀어넣어 이온을 상기 IC 칩의 대응 범프 전극에 본딩하는 단계를 포함하는 것을 특징으로 하는 TCP 반도체 장치의 조립 방법.
  12. 제11항에 있어서,
    상기 디바이스 홀을 채우고 상기 IC 칩과 상기 가요성 기저막 사이의 상기 갭 간격을 채우며 상기 내부 리드부 및 상기 IC 칩의 접속면을 덮기 위해 상기 내부 리드부 상으로 밀봉제를 주입하는 단계를 더 포함하는 것을 특징으로 하는 TCP 반도체 장치의 조립 방법.
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