KR100383341B1 - 반도체 집적회로, 액정장치와 전자기기, 및 반도체집적회로의 검사 방법 - Google Patents

반도체 집적회로, 액정장치와 전자기기, 및 반도체집적회로의 검사 방법 Download PDF

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Abstract

래치 출력을 초기화하는 리셋 신호의 펄스 폭을 검사 공정 시는 넓게, 통상 사용 시에는 좁게 하도록, 펄스 폭을 가변으로 하는 반도체 회로이다. 이 반도체 집적 회로는 파워 온 리셋 신호에 기초하여 리셋 신호를 생성하는 리셋 신호 생성 회로와, 그 리셋 신호에 기초하여 래치 출력을 초기화하는 초기 회로를 구비한 래치 회로를 가진다. 리셋 신호 생성 회로는 리셋 신호의 리셋 기간에 상당하는 펄스 폭을 가변 설정하는 지연 회로를 가진다. 지연 회로의 출력선에 제 1 패드 단자를 접속된다. 초기화 회로의 출력선에는 제 2 패드 단자가 접속된다. 반도체 집적 회로 검사 시에는, 제 1, 제 2 패드에 프로브 침이 접촉된다. 이 검사 시에는, 제 1 패드 단자에 접속되는 테스터의 입출력 부하 등에 따라, 리셋 신호의 펄스 폭이 프로브 침이 접촉되지 않은 통상의 사용 시보다도 넓게 설정된다.

Description

반도체 집적회로, 액정장치와 전자기기, 및 반도체 집적회로의 검사 방법{Semiconductor integrated circuit, liquid crystal device, electronic instrument and method of inspecting semiconductor integrated circuit}
본 발명은 반도체 집적 회로, 액정 장치와 전자기기, 및 반도체 집적 회로의 검사 방법에 관한 것이다.
이 종류의 반도체 집적 회로에서는, 예를 들면 파워 온 리셋 신호에 기초하여, 래치 회로 출력을 초기화하고 있는 것이 있다. 그리고, 그 래치 회로 출력에 기초하여, 반도체 집적 회로가 적절하게 동작하기 위한 전압, 주파수 등을 설정할 수 있다. 반도체 집적 회로는 소자의 격차에 의해 성능이 달라져버린다. 이것을 해소하기 위해 공장으로부터 반도체 집적 회로를 출하하기 전에, 개개의 반도체 집적 회로에서 적절한 구동 조건이 얻어지도록, 래치 회로 출력을 예를 들면 휴즈 소자 절단 등에 의해 조정하고 있다.
이 종류의 조정은 개개의 반도체 집적 회로에 분단되기 전의 반도체 웨이퍼를 프로브 장치에 세트시킴으로써 실시된다. 즉, 프로브 장치에서는, 반도체 웨이퍼 상의 칩의 모든 패드 단자에 프로브 침을 콘택트시켜, 각 칩의 전기적 측정을 테스터에서 실시하고 있다.
그렇지만, 웨이퍼 상태에서의 조정에서는, 반도체 집적 회로 내의 래치 회로를 정상으로 동작시키지 못하여, 반도체 집적 회로 내에서 생성되는 기준 전압, 기준 주파수를 적정 범위에 조정하지 못하는 경우가 있었다.
본 발명자들은 이 원인을 예의(銳意) 추구한 결과, 웨이퍼 상태 등에서의 조정 시와, 반도체 집적 회로의 실사용 시에서, 반도체 집적 회로의 구동 조건이 다른 것에 기인하고 있음을 발견했다.
그래서, 본 발명의 목적은 웨이퍼 상태 등에서의 조정 시와 출하 후의 실사용 시에 구동 조건이 다른 경우라도, 어느 경우도 래치 회로를 적절하게 동작시킬 수 있는 반도체 집적 회로, 액정 장치와 전자기기, 및 반도체 집적 회로의 조정 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따른 반도체 집적 회로는 적어도 전원 투입 직후에 입력되는 입력 신호에 기초하여, 리셋 기간을 가진 리셋 신호를 생성하는 리셋 신호 생성 회로와, 상기 리셋 신호에 기초하여, 래치 출력을 초기화하는 초기화 회로를 구비한 적어도 하나의 래치 회로와, 상기 리셋 신호 생성 회로에 접속된 제 1 패드 단자와, 상기 초기화 회로의 출력선에 접속된 적어도 하나의 제 2 패드 단자를 가진다. 상기 리셋 신호 생성 회로는 상기 리셋 신호의 상기 리셋 기간에 상당하는 펄스 폭을 가변 설정하는 지연 회로를 가진다. 이 지연 회로는 상기 제 1 패드 단자에 접속되는 부하에 따라 상기 펄스 폭을 가변한다.
본 발명의 일 양태에 의하면, 반도체 집적 회로가 전자기기에 설치된 통상 사용 시에는, 제 1, 제 2 패드 단자는 사용되지 않기 때문에, 이에 접속되는 부하는 존재하지 않는다. 따라서, 초기화 회로가 그 초기화 동작에 요하는 시간은 짧아, 지연 회로에 의해 설정되는 리셋 기간도 짧아진다. 반도체 집적 회로 검사 시에는, 제 1, 제 2 패드 단자는 프로브 침, 케이블을 개재시켜 테스터에 접속되어, 그들에 접속되는 부하 용량이 증대한다. 따라서, 초기화 회로가 그 초기화 동작에 요하는 시간이 길어지지만, 그와 더불어 지연 회로에서 설정되는 리셋 기간도 길어진다. 따라서, 어느 경우도 리셋 기간 내에 초기화 동작을 실시할 수 있으며, 게다가 지연 회로 면적을 증대시킬 필요도 없다.
여기서, 제 1 패드 단자는 지연 회로의 출력선에 접속되어도 되며, 또는 지연 회로의 입력선에 접속되어도 된다. 제 1 패드 전극에 접속되는 부하에 따라, 지연 회로에서 펄스 폭을 가변할 수 있기 때문이다.
초기화 회로의 출력선에 휴즈 소자를 접속하여, 그 휴즈 소자의 오픈 또는 쇼트 상태에 의해, 래치 출력의 논리를 결정하도록 해도 된다.
여기서, 리셋 신호 생성 회로를 구성하는 다수의 회로 소자 중, 제 1 패드 단자가 접속되는 위치의 전단의 회로 소자의 출력 임피던스를 R1로 하고, 제 1 패드 단자에 접속되는 부하 용량을 C1로 하며, 초기화 회로의 출력 임피던스를 R2로 하며, 제 2 패드 단자에 접속되는 부하 용량을 C2로 했을 때,
C1·R1 > C2·R2의 관계가 성립하는 것이 바람직하다.
이렇게 하면, 초기화 회로가 초기화에 요구되는 동작 시간보다도 리셋 기간을 확실하게 길게 설정할 수 있기 때문이다.
리셋 신호 생성 회로는 입력 신호와, 그 입력 신호를 지연 회로에서 지연시킨 지연 신호로부터, 리셋 기간에 상당하는 펄스 폭을 가진 원 쇼트의 리셋 신호를 생성하는 원 쇼트 펄스 생성 회로를 포함할 수 있다.
그 대신에, 리셋 신호 생성 회로는 입력 신호에 기초하여 원 쇼트 펄스를 생성하는 원 쇼트 펄스 생서 회로와, 그 원 쇼트 펄스의 펄스 폭을 제 1 패드 단자에 접속되는 부하에 따라 지연 회로에서 가변으로 하는 펄스 폭 가변 회로를 포함해도 된다.
입력 신호는 전원 투입 직후로부터 전원 절단까지의 사이에, 리셋 신호 생성 회로에 여러 회 입력되는 것이 바람직하다. 노이즈 등에 의해, 초기화된 래치 데이터가 변해버리는 경우가 있다. 이러한 경우라도, 그 래치 데이터의 변경 후에 입력되는 입력 신호에 기초하여, 래치 출력을 두 번 초기화할 수 있다.
이를 위해서는, 파워 온 리셋 신호와 다른 신호와의 논리합을 얻는 논리합 회로를 부가로 설치하는 것이 바람직하다. 이 논리합 회로의 출력 신호가 리셋 신호 생성 회로로 입력되면, 노이즈의 악영향을 해소할 수 있다.
이렇게, 확실하게 초기화된 래치 출력에 기초하여, 기준 전압을 생성하는 기준 전압 생성 회로를 반도체 집적 회로에 설치할 수 있다. 나아가서는, 그 기준 전압 생성 회로로부터의 출력 전압에 기초하여, 다수 레벨의 액정 구동 전압을 생성하는 액정 구동 전압 생성 회로를 설치할 수 있다. 액정 구동 전압은 화질에 바로 영향을 주기 때문에 높은 정밀도가 요구되지만, 본 발명에 의해 고정밀도의 액정 구동 전압을 생성할 수 있다.
이밖에, 확실하게 초기화된 래치 출력에 기초하여, 기준 주파수를 발진하는 기준 주파수 발진 회로를 반도체 집적 회로 내에 설치해도 된다. 나아가서는, 그 기준 주파수 발진 회로로부터의 출력 주파수를, 액정을 교류 구동하기 위한 교류화 신호로서 사용할 수 있다. 액정의 교류화 신호의 주파수도 화면 어른거림 등에 영향을 주기 때문에 높은 정밀도가 요구되지만, 본 발명에 의해 고정밀도의 교류화 신호를 생성할 수 있다.
이상과 같은 반도체 집적 회로에서 구성되는 액정 드라이버 IC와, 그 액정 드라이버 IC에 의해 구동되는 액정 패널로 액정 장치를 구성하면, 화질이 높고 어른거림이 적은 액정 표시를 실현할 수 있다. 또한, 이 액정 장치는 각종 전자기긱의 표시부로서 사용할 수 있다.
본 발명의 다른 양태에 따른 반도체 집적 회로의 검사 방법은, 반도체 집적 회로의 다수의 패드 단자에 프로브 침을 콘택트하는 제 1 공정과, 상기 다수의 패드 단자 중 제 1 패드 단자에 접속되는 부하에 따라 결정되는 펄스 폭을 가진 리셋 신호를 상기 반도체 집적 회로 내의 리셋 신호 생성 회로에서 생성하는 제 2 공정과, 초기화 회로를 가진 적어도 하나의 래치 회로에서, 상기 리셋 신호에 기초하여 래치 출력을 상기 초기화 회로에 의해 초기화하는 제 3 공정과, 상기 다수의 패드 중 제 2 패드를 개재시켜, 상기 초기화 회로의 출력 전압을 모니터하는 제 4 공정을 가진 것을 특징으로 한다.
본 발명에 따른 방법에 있어서도, 본 발명 장치의 검사 시에서의 작용과 동일하게 하여, 초기화 회로가 초기화 동작에 요하는 시간보다도 리셋 기간을 길게 설정할 수 있다.
초기화된 래치 출력에 기초하여 설정되는 기준 신호(전압, 주파수 등)를 모니터하는 제 5 공정을 설치함으로써, 반도체 집적 회로의 전기적 특성을 검사할 수있다.
또한, 상기 제 5 공정에서의 모니터 결과에 기초하여, 초기화 회로의 출력선에 접속된 휴즈 소자를 절단하는 제 6 공정을 부가로 설치할 수 있다. 휴즈 소자 절단에 의해, 반도체 집적 회로 개개의 격차를 해소하도록 조정할 수 있다.
상기 제 6 공정 후에, 절단된 휴즈 소자에 의해 변경된 초기화 회로 출력을 제 2 패드 단자를 개재시켜 모니터하는 제 7 공정을 부가로 설치해도 된다. 이 제 7 공정의 실시에 의해, 휴즈 소자가 절단되었는지의 여부를 판정할 수 있다.
여기서, 제 5 공정에서 모니터되는 기준 신호는 액정 드라이버 IC인 경우에는, 다수 레벨의 액정 구동 전압을 생성하기 위한 기준이 되는 전압 또는 액정을 교류 구동하기 위한 교류화 신호로 할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 집적 회로의 요부 회로도.
도 2는 도 1에 도시된 반도체 집적 회로의 통상 사용 시의 동작을 설명하는 타이밍도.
도 3은 도 1에 도시된 반도체 집적 회로를 반도체 웨이퍼 상태로써 검사하는 공정을 설명하기 위한 평면도.
도 4는 도 1에 도시된 반도체 집적 회로의 검사 공정 시의 동작을 설명하는 타이밍도.
도 5는 도 1에 도시된 반도체 집적 회로의 패드 단자에 접속되는 정전기 보호 회로의 일예를 도시한 회로도.
도 6은 도 1에 도시된 반도체 동적 회로의 패드 단자에 접속되는 정전기 보호 회로의 다른 일예를 도시한 회로도.
도 7은 도 1과 비교되는 비교예에 따른 반도체 집적 회로의 회로도.
도 8은 도 7에 도시된 반도체 집적 회로의 검사 공정 시의 동작을 설명하는타이밍도.
도 9는 본 발명의 제 2 실시예에 따른 반도체 집적 회로의 요부 회로도.
도 10은 도 9에 도시된 반도체 집적 회로의 통상 사용 시의 동작을 설명하는 타이밍도.
도 11은 도 9에 도시된 반도체 집적 회로의 검사 공정 시의 동작을 설명하는 타이밍도.
도 12는 본 발명의 제 3 실시예에 따른 반도체 집적 회로의 요부를 도시한 회로도.
도 13은 본 발명의 반도체 집적 회로가 탑재되는 액정 장치의 개략 설명도.
도 14는 도 13에 도시된 액정 장치가 탑재되는 전자기기의 일예인 휴대 전화의 개략 사시도.
도 15는 도 13에 도시된 액정 장치에 탑재되는 액정 드라이버 IC의 블록도.
도 16은 도 15에 도시된 전원 회로에 배치되는 회로를 도시한 도면.
도 17은 도 15에 도시된 회로에 탑재되는 회로를 도시한 도면.
도 18은 도 16에 도시된 회로 검사 시의 동작 순서를 도시한 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 리셋 신호 생성 회로 20 : 래치 회로
32 : 지연 제어 단자 34 : 휴즈 단자
이하, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
<제 1 실시예>
도 1은 본 발명의 제 1 실시예에 따른 반도체 집적 회로의 요부를 도시하고 있다. 도 1에 도시된 반도체 집적 회로는 리셋 신호 생성 회로(10)와 래치 회로(20)를 가진다. 상기 리셋 신호 생성 회로(10)는 원 쇼트 펄스 생성 회로에서 구성되어 있다. 상기 리셋 신호 생성 회로(10)에는 도 2에 도시된 바와 같이, 전원 투입 직후에 입력되는 입력 신호(예를 들면 파워 온 리셋 신호)(11)가 입력되며, 도 2에 도시된 바와 같이 소정 기간 L0W가 되는 리셋 기간(T1)을 가진 리셋 신호(12)가 리셋 신호 생성 회로(10)로부터 출력된다. 상기 리셋 신호 생성 회로(1O)는 인버터(13), 지연 회로(14) 및 낸드 게이트(15)를 가진다. 낸드 게이트(15)의 한쪽 입력 단자에는 입력 신호(11)가 입력된다. 낸드 게이트(15)의 다른쪽 입력 단자에는, 입력 신호(11)가 인버터(13) 및 지연 회로(15)를 경유하여 지연된 지연 신호(도 2 참조)가 입력된다. 따라서, 낸드 게이트(15)의 출력인 리셋 신호(12)는 도 2에 도시된 바와 같이, 입력 신호(11)의 상승 에지로부터 지연 신호(16)의 상승 에지까지의 사이에 L0W 가 되는 리셋 기간(T1)을 가진 원 쇼트 펄스가 된다.
래치 회로(20)에서는, 휴즈 소자(22)의 쇼트 또는 오픈 상태에 따른 논리가 래치 출력(21)으로서 얻어진다. 이 래치 회로(2O)는 휴즈 소자(22) 외에, 초기화 회로로서 기능하는 낸드 게이트(23)와, 낸드 게이트(23)의 출력선의 전위를 반전시켜 래치 출력(21)을 추출하는 인버터(24)를 가진다. 낸드 게이트(23)에는 리셋 신호(12)와 래치 출력(21)이 입력된다.
휴즈 소자(22)는 낸드 게이트(23)의 출력선과 접지 사이에 접속되어 있다. 이 휴즈 소자(22)는 일반적으로 폴리실리콘이나 알루미늄 등으로 형성되어 있다. 그리고, 이 휴즈 소자(22)는 반도체 집적 회로 고유의 정보를 갖게 하기 위해 사용된다. 즉, 반도체 집적 회로의 검사 공정 등에 있어서, 휴즈 소자(22)를 쇼트 상태대로 유지시킬지 또는 예를 들면 고전압에 의한 줄 열에 의해 휴즈 소자(22)를 용단시켜 오픈 상태로 시킬 수 있다. 이렇게, 휴즈 소자(22)는 쇼트 상태와 오픈 상태 중 어느 한 상태로 할 수 있어, 그 각 상태에 의해 래치 출력(21)의 논리가 결정된다.
또한, 도 1에 도시된 반도체 집적 회로에는, 도 3에 도시된 바와 같이 다수의 패드 단자(30)가 구비되어 있지만, 도 1에는 반도체 제조 메이크만이 사용하는 2개의 패드 단자가 도시되어 있다. 그 하나는 지연 제어 단자(제 1 패드 단자)(32)이고, 다른 하나는 휴즈 단자(제 2 패드 단자)(34)이다.
지연 제어 단자(32)는 리셋 신호 생성 회로(10)의 지연 회로(14)의 예를 들면 출력선에 접속되고, 휴즈 단자(34)는 낸드 게이트(23)의 출력선에 접속되어 있다. 이 지연 제어 단자(32) 및 휴즈 단자(34)를 포함하는 모든 패드 단자에는 도 3에 도시된 바와 같이, 반도체 집적 회로를 반도체 웨이퍼 상태에서 검사할 때, 프로브 침(40)이 콘택트된다. 단, 도 1에 도시된 반도체 집적 회로를 구입한 고객은 지연 제어 단자(32) 및 휴즈 단자(34)를 사용하는 경우는 없다.
(통상 사용시의 동작)
상기 반도체 집적 회로가 전자기기에 탑재된 후의 통상 사용 시는 지연 제어 단자(32) 및 휴즈 단자(34)에 접속되는 부하는 존재하지 않는다. 이 통상 사용 시의 동작은 하기와 같다.
래치 회로(2O)로부터의 래치 출력(21)은 반도체 집적 회로로의 전원 투입 시의 상태에 있어서는, HIGH 또는 L0W 중 어느 한쪽에서 부정이 된다. 그래서, 전원 직후에 입력되는 예를 들면 파워 온 리셋 신호를 입력 신호(11)로 함으로써, 래치 출력(21)을 초기화하고 있다.
입력 신호(11)에 기초하여 리셋 신호(12)가 리셋 신호 생성 회로(10)에서 생성된다. 여기서, 통상 사용 시에는, 지연 회로(14)에서 입력 신호(11)를 지연하는 량은 지연 회로(11)를 구성하는 인버터 등의 지연 소자에 따라 정해진다. 지연 제어 단자(32)에는 부하가 접속되어 있지 않기 때문이다. 이 통상 사용 시에 리셋 신호 생성 회로(10)로부터 출력되는 리셋 신호(12)는 도 2에 도시된 바와 같이 LOW가 되는 리셋 기간(T1)을 가진다.
이 리셋 신호(12)가 래치 회로(20)의 낸드 게이트(23)에 입력된다. 이 때, 리셋 신호(12)가 LOW 이면, 래치 출력(21)의 논리에 상관 없이, 낸드 게이트(23)의 출력은 반드시 HIGH 가 된다. 여기서, 낸드 게이트(23)의 출력 전위(휴즈 단자(34)의 전위)는 전원 투입 시는 부정이지만, 가령 LOW인 경우에는, 도 2에 도시된 바와 같이 HIGH 로 상승된다.
휴즈 단자(34)의 전위가 LOW로부터 HIGH까지 상승되는 데 요하는 시간(T2)(도 2 참조)은 낸드 게이트(23)의 출력 임피던스와, 낸드 게이트(23)의 출력선에 접속되는 기생 용량, 부하 용량에 의해 정해지는 시정수(τ)에 의존한다. 통상 사용 시에 있어서는, 휴즈 단자(34)에 부하가 접속되지 않기 때문에, 시간(T2)은 비교적 짧다. 따라서, 리셋 기간(T1) 내에 여유를 가지고 휴즈 단자(34)의 전위가 초기화된다.
여기서, 휴즈 소자(22)가 오픈 상태이면, 낸드 게이트(23)의 출력(HIGH)이 인버터(24)에서 반전됨으로써, 래치 출력(21)은 LOW 로 초기화된다. 이 의미에서, 낸드 게이트(23)는 초기화 회로를 구성하고 있다. 이 초기화 후는 리셋 신호(12)가 LOW 에서 HIGH 로 되어도, 래치 출력(21)은 LOW 가 유지된다.
한편, 휴즈 소자(22)가 쇼트 상태일 경우에는, 상기와는 달리 래치 출력(21)을 HIGH 로 할 필요가 있다. 이 때, 낸드 게이트(23)의 출력선이 접지되는 것을 이용하여, 인버터(24)로의 입력을 L0W 로 하며, 그 반전 출력인 래치 출력(21)은 HIGH 가 된다.
즉, 도 2에 도시된 바와 같이 리셋 신호(12)가 LOW 가 되면, 상기와 마찬가지로 낸드 게이트(23)의 출력에는 HIGH 가 된다. 한편, 휴즈 소자(22)가 쇼트 상태이기 때문에, 낸드 게이트(23)의 출력선은 휴즈 소자(22)를 개재시켜 접지되어 있다. 여기서, 도 1에 도시된 바와 같이, 낸드 게이트(23)의 HIGH 출력 시의 출력 임피던스를 RA로 하고, 휴즈 소자(22)의 저항치를 RB로 한다. 이 때, 휴즈 단자(34)의 전압(V1)과 낸드 게이트(33)의 출력 전압(V2) 사이에는, 하기의 식이 성립한다.
V1 = V2·RB/ (RA+ RB)
여기서, 휴즈 소자(22)의 저항치(RB)는 그 용단(溶斷)을 용이하게 행하기 위해, 수백 Ω 내지 수 KΩ이다. 인버터(24)로의 입력을 LOW로 하기 위해서는, 낸드 게이트(23)의 출력 임피던스(RA), 휴즈 소자(22)의 저항치(RB)보다도 충분히 높게 설정되면 되는 것이 상기 식으로 이해된다.
또한, 래치 출력(21)이 HIGH 로 초기화된 후에, 리셋 신호(12)가 L0W 로부터 HIGH 로 되어도, 래치 출력(12)은 HIGH 로 보존된다.
이렇게, 전원 투입 시에 부정이었던 래치 출력(21)은 초기화 회로인 낸드 게이트(23)에 의해 초기화되며, 휴즈 소자(22)가 오픈 상태이면 LOW, 휴즈 소자(22)가 쇼트 상태이면 HIGH 가 된다.
따라서, 이 래치 출력(21)을 이용함으로써, 휴즈 소자(22)의 쇼트 또는 오픈 상태에 따른 반도체 집적 회로 고유의 정보를 설정할 수 있다. 또한, 이 상세함에 대해서는 후술한다.
또한, 통상 사용 시의 리셋 기간(T1)은 낸드 게이트(23)의 동작 시간(T2)과 더불어 비교적 짧게 설정할 수 있다. 리셋 기간(T1)이 짧으면, 소비 전력을 낮게 할 수 있다는 효과가 있다. 왜냐 하면, 휴즈 소자(22)가 쇼트 상태 시의 리셋 기간(T1)에서는, 전원→낸드 게이트(23)→휴즈 소자(22)→그랜드라는 전류 경로가 생기기 때문이다. 또한, 리셋 기간(T1)이 짧게 끝나기 때문에, 지연 회로(14)의 회로 규모를 크게 할 필요 없이, 그 전유 면적이 적게 끝난다는 이점도 있다.
(반도체 집적 회로의 검사 공정)
반도체 집적 회로는 반도체 웨이퍼 상에 탑재되어 아직 분단되지 않은 상태에서, 프로브 장치에 의해 그 전기적 특성이 검사된다. 이 때, 도 3에 도시된 바와 같이, 반도체 집적 회로의 모든 패드 단자(30, 32, 34 …)에 프로브 침(4O)이 콘택트된다.
상기 각 프로브 침(40)에는 케이블 등의 긴 배선 경로를 개재시켜 테스터에 접속되어 있다. 따라서, 지연 제어 단자(32) 및 휴즈 단자(34)에는 상술한 통상 사용 시와는 달리, 큰 부하가 접속되게 된다. 이 부하란 프로브 침 및 케이블의 배선 용량, 테스터의 입출력 기생 용량 등이다.
여기서, 휴즈 단자(34)에 접속되는 부하에 의해, 래치 회로(20)에서의 동작 시간이 보다 많이 필요해진다. 이 때문에, 통상 사용 시에 사용한 도 2에 도시된 리셋 기간(T1) 내에서는, 래치 회로(20)에서의 동작이 종료하지 않게 되어버린다.
여기서, 낸드 게이트(23)의 출력 임피던스(RA)는 상술한 이유에 의해, 휴즈 소자(22)의 저면치(RB)보다도 충분히 높게 설정되어 있다. 시정수(τ) = C(용량) × R(저항치)로 나타나지만, 이 때 시정수(τ) 중 저항치(출력 임피던스(RA))의 값이 크면, 용량(C)이 변화함으로써, 시정수의 변화 절대량이 커진다.
따라서, 낸드 게이트(23)의 출력선에, 도시하지 않은 정전기 보호 회로의 기생 용량(상세한 것은 후술한다)에 더불어, 휴즈 단자(34)를 개재시켜 부하 용량이 접속되었을 때에는, 낸드 게이트(23)에서의 동작 시간이 대폭 증가하게 된다.
그래서, 도 1에 도시된 반도체 집적 회로에서는, 지연 회로(14)를 구성하는 다단 인버터 등의 지연 소자 등에 의해 설정되는 지연 시간에 더불어, 지연 제어 단자(32)에 부가된 기생 용량, 부하 용량에 의해 정해지는 지연 시간을 더불어, 리셋 신호(12)의 리셋 기간을 도 4에 도시된 기간(T3)으로 하여, 도 2에 도시된 기간(T1)보다도 길게 설정하고 있다.
도 4는 휴즈 소자(22)가 오픈 상태였을 때의 래치 출력(21)의 초기화 동작을 도시한 타이밍도이다.
도 4에 도시된 바와 같이, 지연 제어 단자(32)에 프로브 침(40)이 콘택트된 상태에서는, 입력 신호(11)가 HIGH 가 된 후에 LOW 가 되는 리셋 신호(12)의 리셋 기간(T3)은 도 2에 도시된 리셋 기간(T1)보다 길어진다.
한편, 휴즈 단자(34)에 프로브 침(4O)이 콘택트된 상태에서는, 도 4에 도시된 바와 같이, 전원 투입 시의 휴즈 단자(34)의 부정 전위인 LOW 로부터, 낸드 게이트(23) 동작에 의해 HIGH로 상승될 때까지 요하는 시간을 T4라 한다. 이 시간(T4)은 도 2에 도시된 통상 사용 시의 대응하는 시간(T2)보다도 길어진다.
그러나, 본 실시예에서는, 리셋 기간(T3)을 래치 회로(20)의 동작 시간(T4)보다도 길게 설정하고 있다. 이 때문에, 리셋 기간(T3) 내에 휴즈 단자(34)의 부정 전위 LOW 를 HIGH 까지 상승시킬 수 있다.
마찬가지로, 낸드 게이트(23)의 출력을 인버터(24)에 의해 반전함으로써 얻어지는 래치 출력(21)을 리셋 기간(T3) 내에서 부정 전위 HIGH 로부터 LOW 로 초기화하는 것이 가능해진다.
따라서, 본 실시예에서는, 통상 사용 시에 리셋 기간(T1)을 필요 최저한으로 설정하면, 반도체 집적 회로의 검사 공정에 있어서 휴즈 단자(34)에 프로브 침(40), 케이블 및 테스터 등의 부하 용량이 부가되어도 래치 회로(2O)를 안정되게 동작시킬 수 있다.
(패드 단자에 접속되는 용량 등에 대해서)
먼저, 기생 용량에 대해서 설명한다. 반도체 집적 회로는 극히 미세한 룰로 제조되어 있기 때문에, 외부로부터의 정전기에 대한 보호 회로가 필수이다. 도 5는 GCD(Gate Controlled Diode)를 사용한 정전기 보호 회로의 일예를 도시하고 있다. 도 3에 도시된 패드 단자(30, 32, 34) 등에는, 도 5에 도시된 바와 같이, 고농도 확산층 등으로써 형성되는 보호 저항(5O, 52)과, 충분한 정전기 내압을 얻기 위해 일반적으로 수백 μm 정도의 넓은 게이트 폭을 가진 보호 트랜지스터(54, 56)가 접속된다.
여기서, 보호 트랜지스터(54, 56)의 기생 용량(C)(실리콘 상의 반도체에서의 정크션 용량)은 하기 식으로써 산출된다.
[수학식 1]
여기서, εsi :실리콘(Si)의 비유전율
ε : 진공 중의 비유전율
q : 전하량
ND: 억셉터 농도
VA: 접합간 일함수 차
VB: 바이어스
이 식에 기초하여 기생 용량(C)을 산출한다. 우선, 3V 인가 시에 있어서의 단위 면적당 용량(C)은 일반적으로 0.01 ∼ 0.O5 pF/mm2정도가 된다. W = 50O μm인 보호 트랜지스터의 기생 용량(C)은 드레인 면적을 500 μm × 3 μm 라고 가정하면, 약 0.01 내지 O.05pF가 된다.
이 기생 용량(C)의 값은 반도체 집적 회로의 제조 공정의 격차 등에 의해 변동하는 것이다. 따라서, 반도체 집적 회로를 10 내지 100MHz 의 고속으로 동작시킬 경우, 즉, 리셋 신호(12)의 펄스 폭이 수십 ns 내지 수백 ns일 경우, 이 기생 용량(C)이 시정수로서 무시할 수 없게 된다. 더욱이, 최근은 반도체 프로세스의 간략화가 진행되고 있기 때문에, 정전기 보호 회로에 요구되는 내압이 보다 높아져, 기생 용량(C)도 커지지 않을 수 없다.
도 6은 다이오드(60, 62)를 사용한 정전기 보호 회로를 도시하고 있다. 다이오드(6O, 62)의 면적은 수백 μm2이 되며, 도 5의 정전기 보호 회로의 경우와 마찬가지로, 고속 동작 시의 기생 용량(C)을 무시할 수 없다.
다음으로, 패드 단자(30, 32, 34)에 접속되는 부하 용량에 대해서 설명한다. 반도체 집적 회로의 전기적 측정에 필요한 패드 단자(3O, 32)는 그 검사 공정 시에 프로브 침(40), 케이블 등을 개재시켜 LSI 테스터에 접속된다. LSI 테스터의 입출력 용량은 일반적으로 10pF 내지 1O0pF가 되며, 이것이 부하 용량이 된다.
래치 출력(2O)을 검사 시에 동작시킬 때에는 이 큰 부하 용량에 기인하여, 상술한 대로 동작 시간이 길어지는 것이다. 그래서, 본 실시예에서는 지연 제어 단자(32)를 설치하며, 검사 시에는 지연 제어 단자(32)에도 프로브 침(4O)을 콘택트하여, 그 지연 제어 단자(32)에 접속되는 부하 용량에 따라, 리셋 신호(12)의 리셋 기간을 길게 하고 있는 것이다.
여기서, 도 1에 도시된 지연 회로(14)의 출력 임피던스를 R1로 하고, 지연 제어 단자(32)에 접속되는 부하 용량을 C1로 하며, 낸드 게이트(23)의 출력 임피던스를 R2로 하며, 휴즈 단자(34) 접속되는 부하 용량을 C2라 정의한다. 이 때, C1·R1 > C2·R2 관계가 성립하면, 검사 공정시라도 도 4에 도시된 기간(T3, T4)의 관계가 T3 > T4가 되어, 래치 회로(20)의 오동작을 방지할 수 있다.
(비교예 설명)
도 7은 비교예인 반도체 집적 회로의 요부를 도시하며, 도 8은 검사 시에 있어서의 초기화 동작의 타이밍도를 도시하고 있다.
도 7에 도시된 비교예에서는, 도 1과 동일한 리셋 신호 생성 회로(70), 래치 회로(72) 및 휴즈 단자(74)를 갖지만, 도 1의 실시예와는 달리 지연 제어 단자(32)는 설치되어 있지 않다. 이 비교예의 회로를 도 3에 도시된 바와 같이 하여 검사하면, 래치 회로(72)에서의 동작 시간은 휴즈 단자(74)에 접속되는 부하에 따라, 도 8에 도시된 바와 같이 시간(T4)으로 연장된다. 한편, 리셋 신호(71)의 리셋 기간(T1)은 리셋 신호 생성 회로 내의 지연 소자에 의해서만 정해져 있다. 따라서, 전원 투입 시의 휴즈 단자(74)의 부정 전위 L0W로부터, 낸드 게이트(23) 동작에 의해 HIGH로 상승할 때까지 요하는 시간(T4) 쪽이 도 8에 도시된 리셋 기간(T1)보다도 길어진다. 이 때문에, 도 8에 도시된 바와 같이, 휴즈 단자(74)의 부정 전위 L0W가 초기화되지 않고, 부정 전위 L0W를 유지하게 되어버린다. 결과로서, 래치 출력(73)도 휴즈 소자(75)가 오픈 상태 시에 얻어질 L0W 전위로는 되지 않고, 부정 전위인 HIGH 전위가 유지되어버린다.
따라서, 비교예 구성에 의하면, 휴즈 단자(74)의 전위 및 래치 출력(73)이 초기화되지 않고 부정대로 되기 때문에, 정확한 전기적 측정 검사를 실시할 수 없다.
이것을 방지하기 위해, 리셋 기간(T1)을 길게 하면, 검사 시에 래치 회로(72)를 안정 동작시키는 것이 가능해진다. 그러나, 이를 위해서는 리셋 신호 생성 회로(7O) 내의 지연 회로 면적을 크게 하지 않을 수 없다. 나아가서는, 통상 사용 시에 래치 회로(72)에서 소비되는 전력이 증대하여, 휴대 전화기 등에서는 치명적인 결점이 생겨버린다.
<제 2 실시예>
도 9는 본 발명의 제 2 실시예에 따른 반도체 집적 회로의 요부를 도시하고 있다. 도 9에 도시된 반도체 집적 회로는 원 쇼트 펄스 생성 회로(8O)와 펄스 폭 가변 회로(9O)에 의해 리셋 펄스 생성 회로를 구성하고 있는 점이 도 1에 도시된 회로와 다르다. 따라서, 도 9에 도시된 부재 중, 도 1과 동일 기능을 가진 부재에 대해서는, 도 1과 동일 부호를 붙여 그 상세한 설명을 생략한다.
도 9에 도시된 원 쇼트 펄스 생성 회로(80)는 도 1에 도시된 리셋 신호 생성 회로(10)와 동일 회로 소자로 이루어지며, 인버터(82), 지연 회로(83) 및 낸드 게이트(84)를 가진다. 이 지연 회로(83)에는 지연 제어 단자(32)가 접속되어 있지 않다. 따라서, 도 9에 도시된 원 쇼트 펄스 생성 회로(8O)는 도 10에 도시된 바와 같이, 입력 신호(11)가 입력됨으로써, 펄스 폭(TA)이 늘 일정한 원 쇼트 펄스(81)가 생성된다.
도 9에 도시된 펄스 폭 가변 회로(90)는 원 쇼트 펄스(81)의 펄스 폭(TA)을 도 10 또는 도 11에 도시된 바와 같이, 보다 넓은 펄스 폭(TB또는 TC)이 되도록 변경된 리셋 신호(91)를 생성하는 것이다.
이 펄스 폭 가변 회로(90)는 인버터(92, 93)와, 2개의 노아 게이트(94, 95)로 이루어지는 RS(셋·리셋) 래치 회로(96)와 지연 회로(97)를 가진다. 지연 제어 단자(32)는 지연 회로(97)의 출력선에 접속되어 있다.
도 10은 통상 사용 시에 있어서의 래치 출력의 초기화 동작을 도시하며, 도 11은 반도체 집적 회로의 검사 시에 있어서의 래치 출력의 초기화 동작을 도시하고 있다. 도 10은 도 2에, 도 11은 도 4에 각각 대응하고 있다. 도 1O 및 도 11에서는, 원 쇼트 펄스(81)의 펄스 폭(TA)은 모두 같지만, 지연 제어 단자(32)에 접속되는 부하 상위에 의해, 리셋 신호의 펄스 폭은 도 10에 도시된 펄스 폭(TB)보다도 도 11에 도시된 펄스 폭(TC) 쪽이 넓게 되어 있다. 따라서, 이 제 2 실시예에서도, 제 1 실시예와 동일한 효과를 낼 수 있다.
<제 3 실시예>
제 3 실시예는 도 1 또는 도 9에 도시된 원 쇼트 펄스 생성 회로(1O, 9O)에 입력되는 입력 신호를 변경하고 있다. 도 12에 도시된 바와 같이, 원 쇼트 펄스 생성 회로(1O(90))의 입력 단자에는, 오아 게이트(16)의 출력선이 접속되어 있다. 이 오아 게이트(16)에는 파워 온 리셋 신호(17)와 다른 신호(18)가 입력된다.
파워 온 리셋 신호(17)가 HIGH 가 되면, 오아 게이트(16)의 출력이 HIGH 가 되어, 상술한 제 1, 제 2 실시예에서 설명한 입력 신호(11)가 얻어진다.
제 3 실시예에서는, 오아 게이트(16)에 입력되는 다른 신호(18)를 HIGH로 함으로써, 래치 출력을 여러 회에 걸쳐 초기화하는 것이다.
도 1, 도 9에 도시된 원 쇼트 펄스 생성 회로(1O, 90)는 파워 온 리셋 신호에 의해서만 원 쇼트 펄스를 생성하기 때문에, 전원 투입 직후에 1회만 래치 출력의 초기화가 불가능하다.
그러나, 이 반도체 집적 회로는 휴즈 단자(34)로부터 돌아 들어간 정전기 등의 노이즈 영향을 받기 쉽다. 이 노이즈에 의해 래치 회로가 오동작하여, 초기화된 래치 데이터가 변해버리면, 기기의 오동작이 초래된다. 이 오동작은 전원을 재투입하여 파워 온 리셋 신호를 액티브로 하지 않는 한 해소할 수 없다.
그래서, 제 3 실시예에서는, 전원 투입 후에서 전원 절단에 이르기까지, 정기적 또는 부정기에 런치 출력의 초기화를 여러 회 실시하는 것이다.
다른 신호로서는, 도 1 또는 도 9 에 도시된 반도체 집적 회로에 접속된 마이크로 컨트롤러가 가동하고 있는 동안에, 그 마이크로 컨트롤러로부터 출력되는 신호를 이용할 수 있다. 예를 들면, 도 1 또는 도 9에 도시된 반도체 집적 회로 내에 메모리가 내장되어 있을 경우, 다른 신호(18)로서, 라이트 신호, 리드 신호 등을 사용할 수 있다. 또는, 다른 신호(18)로서 테스트 모드 해제 신호를 이용해도 된다. 이들 각 신호는 마이크로 컴퓨터의 가동 기간에 있는 빈도로 액티브해지기 때문에, 그 빈도로 래치 출력을 초기화할 수 있다.
또한, 파워 온 리셋 신호(17) 및 다른 신호(18)가 로우 액티브한 경우에는, 논리 회로로서, 오아 게이트 대신 노아 게이트를 사용하면 된다.
<제 4 실시예>
다음으로, 본 발명에 따른 반도체 집적 회로를 액정 드라이버 IC에 적용하여, 이 액정 드라이버 IC를 포함하는 액정 장치가 탑재되는 전자기기를 휴대 전화기로 한 실시예에 대해서 설명한다.
(액정 장치의 전체 개요)
본 실시예에 따른 액정 장치는 도 13에 도시된 구조를 가진다. 이 액정 장치(1OO)는 2장의 유리 기판(110, 112) 사이에 액정(114)을 봉입한 액정 패널을 가진다. 한쪽 유리 기판(110)에 액정 표시 드라이버 IC(120)가 탑재된다. 이 유리 기판(110)과 MPU(210)가 탑재된 회로 기판(200)과는 커넥터(예를 들면 제브라 고무 등의 탄성 접속 부재)(13O)에 의해 접속되어 있다. 또한, 도 1에 도시된 액정 장치(10O)는 투과형 액정 장치이면 백 라이트 또는 사이드 라이트가 탑재되지만, 반사형이면 광원은 불필요하다.
상기 액정 장치(10O)는 도 14에 도시된 바와 같이 휴대 전화기(300)에 액정 표시부(102)가 노출하도록 배치된다. 휴대 전화기(300)는 액정 표시부(102) 외에 수화부(310), 송화부(320), 조작부(330) 및 안테나(340) 등을 가진다. 그리고, MPU(210)는 안테나(340)에서 수신된 정보 또는 조작부(330)에서 조작 입력된 정보에 기초하여, 액정 드라이버 IC(120)에 커맨드 데이터 또는 표시 데이터를 송출한다.
(액정 표시 드라이버 IC)
도 15는 액정 드라이버 IC를 도시한 블록도이다. 도 15에 있어서, 이 액정 드라이버 IC(120)에는 전원 회로(400), 표시 메모리 예를 들면 표시 데이터 RAM(402), 표시 드라이버로서의 세그먼트(SEG) 드라이버(4O4) 및 코먼(COM) 드라이버(406), 발진 회로(408), 표시 타이밍 발생 회로(410)의 액정 구동에 필요한 구성이 설치되어 있다. 표시 데이터 RAM(402)은 132개의 세그먼트 전극(SEG0 내지 SEG131)과 65개의 코먼 전극(COM0 내지 C0M64)과의 교점에 형성되는 화소수와 동일한 수(132 ×65개)의 메모리 소자를 구비하고 있다.
액정 표시 드라이브 IC(120)에는 더욱이 MPU 인터페이스(412), 커맨드 디코더(414), 내부 버스(416)가 설치되어 있다. 커맨드로 코드(414)에서 디코드된 커맨드 데이터는 전원 회로(400), 표시 타이밍 발생 회로(41O)의 동작 커맨드로서 사용되는 것 외에, 표시 데이터 RAM(402)에 접속된 페이지·어드레스 회로(420), 컬럼 어드레스 회로(422), 라인 어드레스 회로(424)의 각 어드레스 지정에 사용된다.
한편, 패럴렐의 표시 데이터는 내부 버스(416), 표시 데이터 RA(402)의 I/O 버퍼(426)를 개재시켜, 커맨드에 의해 지정된 페이지 및 컬럼의 각 어드레스에 따라 표시 데이터 RAM(402) 내의 메모리 소자에 기록된다.
표시 데이터 RAM(402)은 액정 표시부의 필드 메모리 또는 프레임 메모리로서 기능한다. 표시 데이터 RAM(4O2)에 기록된 표시 데이터는 표시 타이밍 발생 회로(41O)로부터의 타이밍 신호에 따라 어드레스 지정되어 판독되며, 표시 데이터·래치 회로(428)에서 래치된다. 표시 데이터·래치 회로(428)에서 래치된 표시 데이터는 세그먼트(SEG) 드라이버(4O4)에서 액정 구동에 필요한 예를 들면 5 레벨의 전위(V1 내지 V5)로 변환되며, 액정 표시부의 세그먼트 전극(SEG0 내지 SEG131)에 공급된다.
상기 세그먼트 전극(SEG0 내지 SEG131)으로의 전위 공급을 표시 타이밍 발제 회로(410)로부터의 타이밍 신호에 기초하여, 코먼(C0M) 드라이버(406)를 개재시켜 코먼 전극(COM0 내지 COM64) 선택을 전환하면서 실시함으로써, 액정 표시부가 표시 구동된다.
상기 액정 드라이버 IC(120)에는 검사 회로(430)가 설치되어 있다. 이 검사 회로(430)는 검사 모드 시에 전원 회로(4O0) 및 표시 타이밍 발생 회로(410) 등에 검사에 필요한 신호(예를 들면 입력 신호(11) 등)를 송출한다. 또한, 검사 회로(430)는 각 회로(400, 410)로부터의 출력을 MPU 인터페이스(412)를 개재시켜 외부로 추출함으로써, 그 출력 모니터링을 가능하게 한다.
도 1 또는 도 9에 도시한 회로는 도 15에 도시된 액정 표시 드라이브 IC(120) 내의 전원 회로(400) 및 표시 타이밍 발생 회로(410) 등에 설치할 수 있다.
이 전원 회로(400), 표시 타이밍 발생 회로(410)에 설치되는 리셋 신호 생성 회로 및 래치 회로의 일예를 도 16, 도 17에 각각 도시한다.
도 16에서는, 도 1에 도시한 하나의 리셋 신호 생성 회로(10)로부터의 리셋 신호(12)가 각각 입력되는 다수 예를 들면 4개의 래치 회로(20A 내지 20D)가 도시되어 있다. 래치 회로(2OA 내지 20D)에 각각 설치된 휴즈 소자(22)를 쇼트 또는 오픈 상태로 함으로써, 24= 16의 조합의 래치 데이터를 생성할 수 있다.
도 16에서는 더욱이 액정 기준 전압 생성 회로(5O0), IC 기준 전압 생성 회로(5O2) 및 액정 구동 전압 생성 회로(504)가 도시되어 있다.
액정 기준 전압 생성 회로(500)는 4개의 래치 회로(20A 내지 20D)로부터의 4비트의 래치 출력(21A 내지 21D)과, IC 기준 전압 생성 회로(5O2)로부터의 IC 기준 전압에 기초하여, 액정 기준 전압(Vref)을 생성하는 것이다. 액정 구동 전압 생성 회로(504)는 액정 기준 전압(Vref)에 기초하여, 다수 레벨의 액정 구동 전압(VO(VDD) 내지 V5)을 생성하고 있다. 이 액정 구동 전압을 생성하는 데 있어서, 저항 분할을 사용해도 되고, 차지 펌프 방식의 승압 회로를 사용해도 된다.
도 17은 액정을 교류 구동하기 위한 교류화 신호(FR)를 조정하는 회로를 도시하고 있다. 이 도 17에 도시된 회로는 표시 타이밍 발생 회로(410) 내에 설치된다.
도 17에 있어서, 교류화 신호 생성 회로(510)는 4개의 래치 회로(20A 내지 2OD)로부터의 4비트의 래치 출력(21A 내지 21D)에 기초하여 발진 주파수가 가변인 RC 발진 회로로써 구성된다.
여기서, 액정 기준 전압(Vref) 및 교류화 신호(FR)를 조정 가능하게 하는 이유는 하기와 같다.
우선, 액정 기준 전압(Vref)에 대해서 말하면, 그 원인이 되는 IC 기준 전압의 격차가 ±8 내지 10% 로 높게 되어 있다. 한편, 액정 기준 전압(Vref)에 요구되는 격차는 ±1% 이다. 액정 기준 전압(Vref)의 격차가 크면, 액정 표시 화면의 콘트라스트가 저하하여, 농담(濃淡)이 흩어지기 때문이다.
다음으로, 교류화 신호에 대해서 말하면, 그 주파수로서 80Hz ±10% 가 요구되고 있다. 교류화 신호의 주파수가 형광등의 구동 주파수인 50/60Hz 정도까지 내려 가면, 액정 화면에 어른거림이 생긴다. 반대로, 100/12OHz 정도까지 교류화 신호의 주파수가 높아지면, 플리커가 생기며, 게다가 소비 전력이 증대해버린다.
그렇지만, RC 발진 회로는 용량(C)의 정밀도는 비교적 높지만, 저항치(R)의 격차는 ±15 내지 2O% 나 있어, 트랜지스터 능력의 격차도 가미하면, 발진 출력 격차는 ±30% 나 된다.
그래서, 액정 기준 전압(Vref) 및 교류화 신호(FR)를 모두 조정할 필요가 있다. 도 18은 액정 기준 전압(Vref)을 조정하는 방법을 도시한 흐름도이다. 이 방법은 상술한 반도체 집적 회로의 전기적 특성 검사의 하나로서 실시되며, 프로브 침(4O)을 액정 드라이버 IC(반도체 웨이퍼 상태이다)의 모든 패드 단자에 콘택트함으로써 실시된다.
도 18에 있어서, 스텝 1에서는 우선, 4개의 휴즈 소자(22)가 절단되어 있지 않은 상태에서, 4개의 휴즈 단자(34) 전압을 모니터해둔다. 다음으로, 액정 구동 기준 전압 생성 회로(5O2)에서 생성된 액정 기준 전압(Vref)을 모니터한다(스텝 2). 이 전압은 도 15에 도시된 전원 회로(4O0)로부터 검사 회로(416), MPU 인터페이스(412)를 개재시켜 외부로 추출할 수 있다.
스텝 3에서는 모니터 결과를 목표치와 비교하여, 스텝 4에서 어긋남이 있을 경우에는, 스텝 5에서 어느 휴즈 소자(22)를 절단할지를 결정한다.
그 후, 스텝 5에서 결정된 1 또는 다수의 휴즈 소자(22)를 상술한 바와 같은 수법으로 절단한다(스텝 6).
그 후, 절단된 휴즈 소자(22)와 접속된 휴즈 단자(32)의 전압을 모니터한다(스텝 7). 다음으로, 스텝 1, 7에서 각각 모니터한 전압끼리를 비교하여(스텝 8), 휴즈 소자(22)가 절단되었는지의 여부를 판정한다(스텝 9). 스텝 9의 판단이 YES 이면, 휴즈 소자(22)의 절단 후에 다시, 액정 구동 기준 전압(Vref)을 모니터한다(스텝 10). 그리고, 그 모니터 결과가 목표치의 범위 내이면(스텝 11이 YES), 액정 구동 기준 전압(Vref)의 조정 방법이 종료한다.
또한, 교류화 신호의 주파수 조정 방법도 도 18의 흐름도와 동일하게 실시된다.
여기서, 도 18에 도시된 스텝 1, 7에서는, 휴즈 단자(34) 전압을 모니터하고 있다. 이 스텝 1, 7을 실시하기 이전에는, 상술한 래치 출력의 초기화가 실시되어 있다.
따라서, 스텝 1, 7에서 실시되는 휴즈 단자(34)의 전압 모니터를 정확하게 실시할 수 있다. 또한, 본 발명은 상술한 실시예에 한정되는 것이 아니라, 본 발명의 요지 범위 내에서 각종 변형 실시가 가능하다.
예를 들면, 상술한 각종 실시예에서는, 리셋 신호 생성 회로는 원 쇼트 펄스 생성 회로를 포함하는 것이었지만, 입력 신호 자체가 펄스 폭을 가진 것이면, 펄스 폭 가변 회로만으로 리셋 신호 생성 회로를 구성할 수 있다.
또한, 예를 들면 도 1을 예로 들면, 지연 제어 단자(32)는 반드시 회로(14)의 출력선에 접속되는 것에 한하지 않는다. 예를 들면, 지연 회로(14)의 입력선에 접속해도 된다. 이 경우는 그 접속점의 전단 인버터(13)의 출력 임피던스와, 지연 제어 단자(32)에 접속되는 부하가 리셋 신호의 리셋 기간의 길이를 가변하는 요인이 된다.
또한, 휴즈 소자는 래치 출력의 논리를 결정하는 논리 결정 수단의 한 예로, 반드시 휴즈 소자를 사용하지 않아도 된다.
또한, 본 발명에 따른 반도체 집적 회로는 액정 표시에 사용되는 것에 한하지 않고, 다른 각종 용도의 반도체 집적 회로에 적용할 수 있다. 본 발명에 따른 전자기기도 휴대 전화에 한하지 않고, 본 발명에 따른 반도체 집적 회로 또는 액정 장치를 탑재한 다른 각종 전자기기에 적용할 수 있다.

Claims (20)

  1. 적어도 전원 투입 직후에 입력되는 입력 신호에 기초하여, 리셋 기간을 가진 리셋 신호를 생성하는 리셋 신호 생성 회로와,
    상기 리셋 신호에 기초하여, 래치 출력을 초기화하는 초기화 회로를 구비한 적어도 하나의 래치 회로와,
    상기 리셋 신호 생성 회로에 접속된 제 1 패드 단자 및,
    상기 초기화 회로의 출력선에 접속된 적어도 하나의 제 2 패드 단자를 가지며;
    상기 리셋 신호 생성 회로는 상기 리셋 신호의 상기 리셋 기간에 상당하는 펄스 폭을 가변 설정하는 지연 회로를 가지며,
    상기 지연 회로는 상기 제 1 패드 단자에 접속된 부하에 따라 상기 펄스 폭을 가변으로 한 것을 특징으로 하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 패드 단자는 상기 지연 회로의 출력선에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 1 항에 있어서,
    상기 제 1 패드 단자는 상기 지연 회로의 입력선에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 초기화 회로의 출력선에 접속된 휴즈 소자를 더 가지며, 상기 휴즈 소자의 오픈 또는 쇼트 상태에 의해, 상기 래치 출력의 논리가 결정되는 것을 특징으로 하는 반도체 집적 회로.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 리셋 신호 생성 회로를 구성하는 복수의 회로 소자들중, 상기 제 1 패드 단자가 접속된 위치의 전단(前段)의 회로 소자의 출력 임피던스를 R1 로 하고, 상기 제 1 패드 단자에 접속된 부하 용량을 C1 로 하며, 상기 초기화 회로의 출력 임피던스를 R2 로 하고, 상기 제 2 패드 단자에 접속되는 부하 용량을 C2 로 했을 때,
    C1·R1 > C2·R2 의 관계가 성립하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 리셋 신호 생성 회로는 상기 입력 신호와, 상기 입력 신호를 상기 지연 회로에서 지연시킨 지연 신호로부터 상기 리셋 기간의 펄스 폭을 가진 원 쇼트의 리셋 신호를 생성하는 원 쇼트 펄스 생성 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 리셋 신호 생성 회로는,
    상기 입력 신호에 기초하여 원 쇼트 펄스를 생성하는 원 쇼트 펄스 생성 회로와,
    상기 지연 회로를 포함하고, 상기 원 쇼트 펄스의 펄스 폭을 상기 제 1 패드 단자에 접속된 부하에 따라 가변하는 펄스 폭 가변 회로를 가진 것을 특징으로 하는 반도체 집적 회로.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 입력 신호는 상기 전원 투입 직후에서부터 전원 절단까지의 사이에, 상기 리셋 신호 생성 회로에 복수회 입력되는 것을 특징으로 하는 반도체 집적 회로.
  9. 제 8 항에 있어서,
    파워 온 리셋 신호와 다른 신호와의 논리합을 얻는 논리합 회로를 더 가지며, 상기 논리합 회로의 출력 신호가 상기 리셋 신호 생성 회로로의 상기 입력 신호인 것을 특징으로 하는 반도체 집적 회로.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 래치 출력에 기초하여, 기준 전압을 생성하는 기준 전압 생성 회로를 더 가진 것을 특징으로 하는 반도체 집적 회로.
  11. 제 10 항에 있어서,
    상기 기준 전압 생성 회로로부터의 출력 전압에 기초하여, 복수 레벨의 액정 구동 전압을 생성하는 액정 구동 전압 생성 회로를 더 가진 것을 특징으로 하는 반도체 집적 회로.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 래치 출력에 기초하여, 기준 주파수를 발진하는 기준 주파수 발진 회로를 더 가진 것을 특징으로 하는 반도체 집적 회로.
  13. 제 12 항에 있어서,
    상기 기준 주파수 발진 회로로부터의 출력 주파수를, 액정을 교류 구동하기 위한 교류화 신호로서 이용하는 것을 특징으로 하는 반도체 집적 회로.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 반도체 집적 회로로 구성된 액정 드라이버 IC와,
    상기 액정 드라이버 IC에 의해 구동되는 액정 패널을 가진 것을 특징으로 하는 액정 장치.
  15. 제 14 항에 기재된 액정 장치를 가진 것을 특징으로 하는 전자기기.
  16. 반도체 집적 회로의 복수의 패드 단자에 프로브 침을 콘택트하는 제 1 공정과,
    상기 복수의 패드 단자들중의 제 1 패드 단자에 접속된 부하에 따라 결정되는 펄스 폭을 가진 리셋 신호를, 상기 반도체 집적 회로 내의 리셋 신호 생성 회로에서 생성하는 제 2 공정과,
    초기화 회로를 가진 적어도 하나의 래치 회로에서, 상기 리셋 신호에 기초하여 래치 출력을 상기 초기화 회로에 의해 초기화하는 제 3 공정과,
    상기 복수의 패드들중 제 2 패드를 통해, 상기 초기화 회로의 출력 전압을 모니터하는 제 4 공정을 가진 것을 특징으로 하는 반도체 집적 회로의 검사 방법.
  17. 제 16 항에 있어서,
    초기화된 래치 출력에 기초하여 설정된 기준 신호를 모니터하는 제 5 공정과,
    상기 제 5 공정에서의 모니터 결과에 기초하여, 상기 초기화 회로의 출력선에 접속된 휴즈 소자를 절단하는 제 6 공정을 더 가진 것을 특징으로 하는 반도체 집적 회로의 검사 방법.
  18. 제 17 항에 있어서,
    상기 제 6 공정 후에, 절단된 상기 휴즈 소자에 의해 변경된 상기 초기화 회로 출력을, 상기 제 2 패드 단자를 통해 모니터하는 제 7 공정을 더 가진 것을 특징으로 하는 반도체 집적 회로의 검사 방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 제 5 공정에서 모니터되는 기준 신호는 복수 레벨의 액정 구동 전압을 생성하기 위한 기준이 되는 전압인 것을 특징으로 하는 반도체 집적 회로의 검사 방법.
  20. 제 17 항 또는 제 18 항에 있어서,
    상기 제 5 공정에서 모니터되는 기준 신호는 액정을 교류 구동하기 위한 교류화 신호인 것을 특징으로 하는 반도체 집적 회로의 검사 방법.
KR10-2000-0041937A 1999-07-23 2000-07-21 반도체 집적회로, 액정장치와 전자기기, 및 반도체집적회로의 검사 방법 KR100383341B1 (ko)

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