CN1282108A - 半导体集成电路及其检查方法、液晶装置及电子装置 - Google Patents

半导体集成电路及其检查方法、液晶装置及电子装置 Download PDF

Info

Publication number
CN1282108A
CN1282108A CN00121735A CN00121735A CN1282108A CN 1282108 A CN1282108 A CN 1282108A CN 00121735 A CN00121735 A CN 00121735A CN 00121735 A CN00121735 A CN 00121735A CN 1282108 A CN1282108 A CN 1282108A
Authority
CN
China
Prior art keywords
mentioned
circuit
semiconductor integrated
integrated circuit
reset signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00121735A
Other languages
English (en)
Other versions
CN1145213C (zh
Inventor
青木茂树
上条治雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1282108A publication Critical patent/CN1282108A/zh
Application granted granted Critical
Publication of CN1145213C publication Critical patent/CN1145213C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种使脉宽可变的半导体集成电路,在检查工序是,使对锁存器输出进行初始化的复位信号的脉宽较宽,在通常使用时使该脉宽较窄。该半导体集成电路有:根据电源接通复位信号生成复位信号的复位信号生成电路;以及备有根据该复位信号使锁存器输出初始化的初始化电路的锁存电路。复位信号生成道路有以可变方式设定相当于复位信号的复位期间的脉宽的延迟电路。

Description

半导体集成电路及其检查方 法、液晶装置及电子装置
本发明涉及半导体集成电路、液晶装置及电子装置、以及半导体集成电路的检查方法。
在这种半导体集成电路中，例如根据电源接通复位信号，使锁存电路的输出初始化。然后，根据该锁存电路的输出，能设定半导体集成电路正常工作用的电压、频率等。半导体集成电路由于元件的离散而性能不同。为了解决该问题，在半导体集成电路出厂之前，例如利用熔丝元件的切断等，调整锁存电路的输出，使各个半导体集成电路都能获得适当的驱动条件。
将各个半导体集成电路被分割前的半导体晶片置于探针装置中，实施这种调整。即，在探针装置中，将探针接触在半导体晶片上的芯片的全部焊区端子上，通过测试器进行各芯片的电气测定。
可是，在晶片状态的调整中，有时不能使半导体集成电路内的锁存电路正常工作，不能将半导体集成电路内生成的基准电压、基准频率调整到适当的范围。
本发明者等锐意追求其原因，结果发现了在晶片状态等的调整时、以及半导体集成电路的实际使用时，原因在于半导体集成电路的驱动条件不同。
因此，本发明的目的在于提供一种在晶片状态等的调整时以及出厂后的实际使用时，即使驱动条件不同，在任意情况下，都能使芯片电路适当地工作的半导体集成电路、液晶装置及电子装置、以及半导体集成电路的检查方法。
本发明的一种形态的半导体集成电路备有：至少在电源接通后根据输入的输入信号，生成有复位期间的复位信号的复位信号生成电路；备有根据上述复位信号，使锁存器输出初始化的初始化电路的至少一个锁存电路；连接上述复位信号生成电路的第一焊区端子；以及连接上述初始化电路的输出线的至少一个第二焊区端子。上述复位信号生成道路有以可变方式设定相当于上述复位信号的上述复位期间的脉宽的延迟电路。该延迟电路根据连接上述第一焊区端子的负载，可以改变上述脉宽。
如果采用本发明的这一形态，则在半导体集成电路被组装到电子装置中或通常使用时，由于不使用第一、第二焊区端子，所以不存在与其连接的负载。因此，初始化电路进行其初始化工作时所需要的时间短，由延迟电路设定的复位期间也变短。检查半导体集成电路时，第一、第二焊区端子通过探针、电缆连接测试器，与其连接的负载电容增大。因此，虽然初始化电路进行其初始化工作时所需要的时间变长，但与其相一致，由延迟电路设定的复位期间也变长。因此，在任何情况下在复位期间内都能进行初始化工作，而且不需要增大延迟电路的面积。
这里，第一焊区端子可以连接延迟电路的输出线，或者也可以连接延迟电路的输入线。因为根据连接第一焊区电极的负载，能由延迟电路改变脉宽。
也可以将熔丝元件连接在初始化电路的输出线上，根据该熔丝元件的断开或短路状态，确定锁存器输出的逻辑。
这里，构成复位信号生成电路的多个电路元件中，设第一焊区端子所连接的位置的前级电路元件的输出阻抗为R1，连接第一焊区端子的负载电容为C1，初始化电路的输出阻抗为R2，连接第二焊区端子的负载电容为C2时，最好以下关系成立
C1·R1＞C2·R2
如果这样做，则能可靠地将复位期间设定得比初始化电路进行初始化所需要的时间长。
复位信号生成电路可以包括单拍(one shot)脉冲生成电路，它根据输入信号、以及延迟电路将该输入信号延迟后的延迟信号，生成具有相当于复位期间的脉宽的单拍的复位信号。
可以这样代替上述结构，即，复位信号生成电路也可以包括：根据输入信号生成单拍脉冲的单拍脉冲生成电路；以及根据连接第一焊区端子的负载，由延迟电路改变该单拍脉冲的脉宽的脉宽可变电路。
最好在电源接通后至电源断开的期间，输入信号被多次输入到复位信号生成电路中。由于噪声等的原因，有时被初始化过的锁存数据发生了变化。即使在此情况下，也能根据该锁存信号变更后输入的输入信号，再次对锁存器输出进行初始化。
为此，最好再设置获取电源接通复位信号和其他信号的逻辑和的逻辑和电路。如果将该逻辑和电路的输出信号输入复位信号生成电路，则能消除噪声的不良影响。
这样，能在半导体集成电路中设置根据可靠地初始化的锁存器输出来生成基准电压的基准电压生成电路。另外，还能设置根据来自该基准电压生成电路的输出电压来生成多种电平的液晶驱动电压的液晶驱动电压生成电路。由于液晶驱动电压直接影响图像质量，所以要求的精度高，利用本发明能生成高精度的液晶驱动电压。
此外，在半导体集成电路内还可以设置根据可靠地初始化的锁存器输出来发生基准频率的基准频率振荡电路。另外，可以将来自该基准频率振荡电路的输出频率作为以交流方式驱动液晶用的交流化信号使用。液晶的交流化信号的频率也影响画面的闪烁等，所以也要求高精度，利用本发明能生成高精度的交流化信号。
如果利用上述这样的半导体集成电路中构成的液晶驱动IC、以及用该液晶驱动IC驱动的液晶面板构成液晶装置，则能实现画面质量高、闪烁少的液晶显示。另外，该液晶装置能用作各种电子装置的显示部。
本发明的另一形态的半导体集成电路的检查方法的特征在于包括：
使探针接触半导体集成电路的多个焊区端子的第一工序；
由上述半导体集成电路内的复位信号生成电路生成具有根据上述多个焊区端子中的与第一焊区端子连接的负载确定的脉宽的复位信号的第二工序；
在具有初始化电路的至少一个锁存电路中，由上述初始化电路根据上述复位信号对锁存器输出进行初始化的第三工序；以及
通过上述多个焊区中的第二焊区，监视上述初始化电路的输出电压的第四工序。
在本发明的方法中，也与本发明的装置检查时的作用相同，能将复位期间设定得比初始化电路的初始化工作所需要的时间长。
通过设置根据初始化了的锁存器输出来监视设定的基准信号(电压、频率等)的第五工序，能检查半导体集成电路的电气特性。
另外，还能设置根据该第五工序中的监视结果来切断连接初始化电路的输出线的熔丝元件的第六工序。通过切断熔丝元件，能进行调整，以便消除半导体集成电路中的各种离散。
在该第六工序之后，还可以设置通过第二焊区端子监视利用被切断的熔丝元件变更了的初始化电路的输出的第七工序。通过实施该第七工序，能判断熔丝元件是否被切断。
这里，在液晶驱动IC的情况下，在第五工序中进行监视的基准信号可以作为生成多种电平的液晶驱动电压用的成为基准的电压、或以交流方式驱动液晶用的交流化信号。
图1是本发明的第一实施例的半导体集成电路的主要部分的电路图。
图2是说明图1所示的半导体集成电路的通常使用时的工作的时序图。
图3是说明在半导体晶片状态下检查图1所示的半导体集成电路的工序用的平面图。
图4是说明图1所示的半导体集成电路的检查工序时的工作的时序图。
图5是表示图1所示的半导体集成电路的焊区端子上连接的静电保护电路之一例的电路图。
图6是表示图1所示的半导体集成电路的焊区端子上连接的静电保护电路的另一例的电路图。
图7是与图1比较的比较例的半导体集成电路的电路图。
图8是说明图7所示的半导体集成电路的检查工序时的工作的时序图。
图9是本发明的第二实施例的半导体集成电路的主要部分的电路图。
图10是说明图9所示的半导体集成电路的通常使用时的工作的时序图。
图11是说明图9所示的半导体集成电路的检查工序时的工作的时序图。
图12是本发明的第三实施例的半导体集成电路的主要部分的电路图。
图13是安装了本发明的半导体集成电路的液晶装置的简略说明图。
图14是安装了图13所示的液晶装置的电子装置之一例的携带电话的简略斜视图。
图15是图13所示的液晶装置中安装的液晶驱动IC的框图。
图16是表示图15所示的电源电路中配置的电路的图。
图17是表示图15所示的振荡电路中安装的电路的图。
图18是表示图16所示的电路检查时的工作顺序的流程图。
以下，参照附图说明本发明的实施例。
<第一实施例>
图1表示本发明的第一实施例的半导体集成电路的主要部分。图1所示的半导体集成电路有复位信号生成电路10和锁存电路20。复位信号生成电路10由单拍脉冲生成电路构成。如图2所示，在该复位信号生成电路10中，输入电源接通后输入的输入信号(例如电源接通复位信号)11，如图2所示，由复位信号生成电路10输出具有在规定期间为低电平的复位期间T1的复位信号12。该复位信号生成电路10有倒相器13、延迟电路14、以及“与非”门15。输入信号11被输入“与非”门15的一个输入端。输入信号11经由倒相器13及延迟电路14被延迟了的延迟信号(参照图2)被输入“与非”门15的另一个输入端。因此，如图2所示，作为“与非”门15的输出的复位信号12在从输入信号11的上升沿开始至延迟信号16的上升沿为止的两者之间变成具有呈低电平的复位期间T1的单拍脉冲。
在锁存电路20中，作为锁存器输出21，能获得与熔丝元件22的短路或断开状态相对应的逻辑。该锁存电路20除了熔丝元件22以外，还有具有作为初始化电路功能的“与非”门23、以及使“与非”门23的输出线的电位倒相后取出锁存器输出21的倒相器24。复位信号12和锁存器输出21被输入“与非”门23。
熔丝元件22连接在“与非”门23的输出线和地之间。该熔丝元件22通常由多晶硅或铝等形成。而且，该熔丝元件22用来维持半导体集成电路固有的信息。就是说，在半导体集成电路的检查工序等中，能使熔丝元件22继续维持短路状态、或者例如由高压产生的居里热而将熔丝元件22熔断，从而呈断开状态。这样，熔丝元件22能呈短路状态和断开状态两者中的任意一种状态，能根据其各种状态，确定锁存器输出21的逻辑。
另外，如图3所示，在图1所示的半导体集成电路中备有多个焊区端子，但在图1中只示出了半导体制造厂使用的两个焊区端子。其中的一个是延迟控制端子(第一焊区端子)32，另一个是熔丝端子(第二焊区端子)34。
延迟控制端子32连接在复位信号生成电路10的延迟电路14的例如输出线上，熔丝端子34连接在“与非”门23的输出线上。如图3所示，在半导体晶片的状态下检查半导体集成电路时，探针40被接触在包括该延迟控制端子32及熔丝端子34在内的全部焊区端子上。购买了图1所示的半导体集成电路的顾客不使用延迟控制端子32及熔丝端子34。
(通常使用时的工作)
该半导体集成电路被安装在电子装置中之后通常使用时，延迟控制端子32及熔丝端子34上不存在连接的负载。该通常使用时的工作情况如下。
来自锁存电路20的锁存器输出21在半导体集成电路的电源接通时的状态下，呈高电平还是低电平尚未确定。因此，电源接通后例如将输入的电源接通复位信号作为输入信号11，对锁存器输出21进行初始化。
根据输入信号11，由复位信号生成电路10生成复位信号12。这里，通常使用时，由延迟电路14延迟输入信号11的量取决于构成延迟电路14的倒相器等的延迟元件。因为延迟控制端子32上未连接负载。如图2所示，该通常使用时由复位信号生成电路10输出的复位信号12有呈低电平的复位期间T1。
该复位信号12被输入锁存电路20的“与非”门23。这时，如果复位信号12呈低电平，则不管锁存器输出21的逻辑如何，“与非”门23的输出一定呈高电平。这里，“与非”门23的输出电位(熔丝端子34的电位)在电源接通时虽然不确定，但假定为低电平时，如图2所示，被上升为高电平。
熔丝端子34的电位从低电平上升到高电平所需要的时间T2(参照图2)与“与非”门23的输出阻抗、以及由“与非”门23的输出线上连接的寄生电容、负载电容决定的时间常数τ有关。通常使用时，由于熔丝端子34上不连接负载，所以时间T2比较短。因此，在复位期间T1内有余裕，熔丝端子34的电位被初始化。
这里，如果熔丝元件22呈断开状态，则由倒相器24使“与非”门23的输出(高电平)倒相，锁存器输出21被初始化为低电平。这意味着“与非”门23构成初始化电路。该初始化之后，即使复位信号12从低电平变为高电平，锁存器输出21也维持低电平。
另一方面，在熔丝元件22呈短路状态的情况下，与上述不同，必须使锁存器输出21呈高电平。这时，利用“与非”门23的输出线接地，使倒相器24的输入为低电平，作为其倒相输出的锁存器输出21变成高电平。
即，如图2所示，如果复位信号12呈低电平，则与上述相同，“与非”门23的输出变成高电平。其另一方面，由于熔丝元件22呈短路状态，所以“与非”门23的输出线通过熔丝元件22接地。这里，如图1所示，设“与非”门23高电平输出时的输出阻抗为RA，熔丝元件22的电阻值为RB。这时，熔丝端子34的电压V1和“与非”门23的输出电压V2之间，下式成立。
V1=V2·RB／(RA+RB)
这里，由于熔丝元件22容易熔断，所以熔丝元件22的电阻值RB为数百Ω至数KΩ。由上式可知，为了使倒相器24的输入为低电平，将“与非”门23的输出阻抗RA设定得比熔丝元件22的电阻值RB大很多即可。
另外，锁存器输出21被初始化为高电平后，复位信号12即使由低电平变为高电平，锁存器输出12仍保持高电平。
这样，电源接通时电位不确定的锁存器输出21被作为初始化电路的“与非”门23初始化，如果熔丝元件22呈断开状态，则锁存器输出21为低电平，如果熔丝元件22呈短路状态，则为高电平。
因此，利用该锁存器输出21，能设定与熔丝元件22的短路或断开状态对应的半导体集成电路固有的信息。另外，将在后面说明其详细情况。
另外，通常使用时的复位期间T1能设定得较短，使其与“与非”门23的工作时间T2一致。如果复位期间T1短，则具有能降低消耗功率的效果。这是因为在熔丝元件22呈短路状态时的复位期间T1内，生成电源→“与非”门23→熔丝元件22→地这样的电流路径。另外，由于复位期间T1短也可以，所以不需要增大延迟电路14的规模，具有其专有面积小也可以的优点。
(半导体集成电路的检查工序)
在安装在半导体晶片上还未断开的状态下，利用探针装置检查半导体集成电路的电气特性。如图3所示，这时将探针40接触在半导体集成电路的全部焊区端子30、32、34…上。
通过电缆等长的布线路径，将测试器连接在该各个探针40上。因此，与上述的通常使用时不同，大负载被连接在延迟控制端子32及熔丝端子34上。该负载是探针及电缆的布线电容、测试器的输入输出寄生电容等。
这时，由于熔丝端子34上连接的负载的原因，锁存电路20的工作时间必须更长。因此，锁存电路20的工作在通常使用时用的图2所示的复位期间T1内不会结束。
这里，由于上述的原因，“与非”门23的输出阻抗RA被设定得比熔丝元件22的电阻值RB大很多。时间常数表示为τ=C(电容)×R(电阻值)，但该时间常数τ中，如果电阻值(输出阻抗RA)大，则电容(C)变化，由此，时间常数τ变化的绝对值增大。
因此，除图中未示出的静电保护电路的寄生电容(将在后面详述)外，在通过熔丝端子34将负载电容连接到“与非”门23的输出线上时，“与非”门23中的工作时间大幅度增加。
因此，在图1所示的半导体集成电路中，除了由构成延迟电路14的多级倒相器等的延迟元件设定的延迟时间外，还要加上由附加在延迟控制端子32上的寄生电容、负载电容决定的延迟时间，将复位信号12的复位期间设定得比图2所示的期间T1长，为图4所示的期间T3。
图4是表示熔丝元件22呈断开状态时的锁存器输出21的初始化工作的时序图。
如图4所示，在探针40接触在延迟控制端子32上的状态下，输入信号11变成高电平后，呈低电平的复位信号12的复位期间T3变得比图2所示的复位期间T1长。
另一方面，如图4所示，在探针40接触在熔丝端子34上的状态下，由于电源接通时熔丝端子34的不确定电位是低电平，所以通过“与非”门23的工作而上升到高电平所需要的时间为T4。该时间T4比图2所示的通常使用时对应的时间T2长。
可是，在本实施例中，将复位期间T3设定得比锁存电路20的工作时间T4长。因此，在复位期间T3内，能将熔丝端子34的不确定电位低电平提升到高电平。
同样，在复位期间T3内，能将由倒相器24把“与非”门23的输出倒相后获得的锁存器输出21从不确定电位高电平初始化为低电平。
因此，在本实施例中，如果通常使用时将复位期间T1设定为必要的最低限度，则在半导体集成电路的检查工序中，即使探针40、电缆及测试器等的负载电容附加在熔丝端子34上，也能使锁存电路20稳定地工作。
(关于连接在焊区端子上的电容等)
首先，说明寄生电容。由于采用极其微细的规则制造半导体集成电路，所以必须有防止来自外部的静电影响的保护电路。图5表示采用GCD(Gate Controlled Diode栅控二极管)的静电保护电路之一例。如图5所示，图3所示的焊区端子30、32、34等上连接由高浓度的扩散层等形成的保护电阻50、52、以及为了获得足够的静电耐压性能而具有通常为数百微米左右的较宽的栅极宽度的保护晶体管54、56。
这里，保护晶体管54、56的寄生电容C(硅上的半导体结电容)能由下式算出。[式1] C = &epsiv; si &CenterDot; &epsiv; &CenterDot; q &CenterDot; N D 2 ( V A + V B ) 式中，εsi硅(Si)的相对介电常数
ε：真空中的相对介电常数
q：电荷量
ND：受主的浓度
VA：结间功函数差
VB：偏压
根据该式算出寄生电容C。首先，施加3V时每单位面积的电容C一般为0．01～0．05pF／mm2。假定漏极面积为500μm×3μm，则W=500μm的保护晶体管的寄生电容C约为0．01～0．05pF。
该寄生电容C的值由于半导体集成电路的制造工艺的离散等而变化。因此，在使半导体集成电路以10～100MHz的高速工作的情况下，就是说在复位信号12的脉冲数为数十ns～数百ns的情况下，该寄生电容C作为时间常数已不能忽视。另外，近年来由于半导体工艺的微细化的进步，静电保护电路所要求的耐压变得更高，寄生电容C也不得不增大。
图6表示使用二极管60、62的静电保护电路。二极管60、62的面积为数百μm2，与图5中的静电保护电路的情况一样，高速工作时不能忽视寄生电容C。
其次，说明连接在焊区端子30、32、34上的负载电容。半导体集成电路的电气测定所必要的焊区端子30、32在其检查工序中，通过探针40、电缆等连接在LSI测试器上。LSI测试器的输入输出电容一般为10pF～100pF，它成为负载电容。
在检查时使锁存器输出20工作时，如上所述，起因于该大的负载电容，工作时间变长。因此，在本实施例中设有延迟控制端子32，检查时也要将探针40接触在延迟控制端子32上，使复位信号12的复位期间随着连接在该延迟控制端子32上的负载电容而延长。
这里，设图1所示的延迟电路14的输出阻抗为R1，连接在延迟控制端子32上的负载电容为C1，“与非”门23的输出阻抗为R2，将熔丝端子34连接的负载电容定义为C2。这时，如果C1·R1＞C2·R2的关系成立，则即使在检查工序中，时期T3、T4的关系为T3＞T4，能防止锁存电路20误操作。
(比较例的说明)
图7表示作为比较例的半导体集成电路的主要部分，图8表示检查时的初始化工作的时序图。
在图7所示的比较例中，有与图1相同的复位信号生成电路70、锁存电路72及熔丝端子74，但与图1所示的实施例不同，未设置延迟控制端子32。如果如图3所示检查该比较例的电路，则如图8所示，锁存电路72的工作时间按照连接在熔丝端子74上的负载而延长到T4。其另一方面，复位信号71的复位期间T1只由复位信号生成电路内的延迟元件决定。因此，通过“与非”门23的工作，电源接通时的熔丝端子74的不确定电位从低电平上升到高电平所需要的时间T4变得比图8所示的复位期间T1长。因此，如图8所示，熔丝端子74的不确定电位低电平不被初始化，而保持不确定电位低电平。其结果，锁存器输出73也维持作为不确定电位的高电平电位，而不是成为熔丝元件75呈断开状态时所应获得的低电平电位。
因此，如果采用比较例的结构，则熔丝端子74的电位及锁存器输出73不被初始化，仍为不确定，所以不能实施正确的电气测定检查。
为了防止发生这种情况，如果延长复位期间T1，则检查时能使锁存电路72稳定地工作。可是，为此，不得不增大复位信号生成电路70内的延迟电路的面积。另外，通常使用时锁存电路72消耗的电力增大，在携带电话机等中会产生致命的缺点。
<第二实施例>
图9表示本发明的第二实施例的半导体集成电路的主要部分。图9所示的半导体集成电路由单拍脉冲生成电路80和脉宽可变电路90构成复位脉冲生成电路，这一点与图1所示的电路不同。因此，图9所示的部件中，具有与图1相同功能的部件标以与图1相同的符号，其详细说明从略。
图9所示的单拍脉冲生成电路80由与图1所示的复位信号生成电路10相同的电路元件构成，有倒相器82、延迟电路83及“与非”门84。延迟控制端子32未连接在该延迟电路83上。因此，如图10所示，图9所示的单拍脉冲生成电路80通过输入输入信号11，生成脉宽TA始终一定的单拍脉冲81。
如图10或图11所示，图9所示的脉宽可变电路90生成将单拍脉冲中81的脉宽TA变更为更宽的脉宽TB或TC的复位信号91。
该脉宽可变电路90有倒相器92、93、由两个“或非”门94、95构成的RS(置位·复位)锁存电路96、以及延迟电路97。延迟控制端子32连接在延迟电路97的输出线上。
图10表示通常使用时锁存器输出的初始化工作情况。图11示出了半导体集成电路的检查时的锁存器输出的初始化工作。图10对应于图2，图11对应于图4。在图10及图11中，单拍脉冲81的脉宽TA都相等，但由于连接在延迟控制端子32上的负载不同，所以关于复位信号的脉宽，图11所示的脉宽TC比图10所示的脉宽TB宽。因此，在该第二实施例中，也能发挥与第一实施例相同的效果。
<第三实施例>
该第三实施例变更输入图1或图9所示的单拍脉冲生成电路10、90的输入信号。如图12所示，“或”门16的输出线连接在单拍脉冲生成电路10(90)的输入端上。电源接通复位信号17和其他信号18被输入该“或”门16。
如果电源接通复位信号17变成高电平，则“或”门16的输出呈高电平，能获得上述的第一、第二实施例中说明过的输入信号11。
在该第三实施例中，通过使输入“或”门16的其他信号18呈高电平，对锁存器输出多次进行初始化。
图1或图9所示的单拍脉冲生成电路10、90只根据电源接通复位信号，生成单拍脉冲，所以电源接通后只能进行一次锁存器输出的初始化。
可是，该半导体集成电路容易受从熔丝端子34进入的静电等的噪声的影响。如果锁存电路由于该噪声而误操作，使得初始化后的锁存数据发生变化，则将导致机器的误操作。只要不再次接通电源、使电源接通复位信号激活，就不能消除该误操作。
因此，在该第三实施例中，从电源接通后到电源断开之前，定期或不确定期地多次实施锁存器输出的初始化。
作为其他信号，可以利用图1或图9所示的半导体集成电路连接的微控制器在工作期间从该微控制器输出的信号。例如，在图1或图9所示的半导体集成电路内内置了存储器的情况下，作为其他信号18，可以使用写入信号、读出信号等。或者作为其他信号18还能利用测试模式解除信号。由于这些各种信号在微计算机工作期间以一定频度被激活，所以能以该频度使锁存器输出初始化。
另外，在电源接通复位信号17及其他信号18被弱激活的情况下，作为逻辑电路，可用“或非”门代替“或”门。
<第四实施例>
其次，说明将本发明的半导体集成电路应用于液晶驱动IC中，并将安装了包括该液晶驱动IC的液晶装置的电子装置作为携带电话机的实施例。
(液晶装置的总体概要)
本实施例的液晶装置有图13所示的结构。该液晶装置100有将液晶114密封在两个玻璃基板110、112之间的液晶面板，液晶显示驱动IC120被安装在一个玻璃基板110上。该玻璃基板110和安装了MPU210的印刷电路板200用连接器(例如斑纹橡胶等弹性连接部件)130连接。另外，图1所示的液晶装置100如果是透射型液晶装置，则装有背照光源或侧照光源，但如果是反射型的，则不需要光源。
如图14所示，该液晶装置100配置在携带电话机300上，且使液晶显示部120露出。携带电话机300除了液晶显示部120以外，还有受话部310、送话部320、操作部330、以及天线340等。而且，MPU210根据由天线340接收的信息、或通过操作部330操作输入的信息，将指令数据或显示数据输出给液晶驱动IC120。
(液晶显示驱动IC)
图15是表示液晶显示驱动IC的框图。在图15中，在该液晶显示驱动IC120中设有：电源电路400、显示存储器例如显示数据RAM402、作为显示驱动器的分分段(SEG)驱动器404及共用(COM)驱动器406、振荡电路408、显示时序发生电路410等液晶驱动所必要的构成部分。显示数据RAM402备有(132×65个)存储元件，该数目与在132条分分段电极SEGO～SEG131和65条共用电极COMO～COM64的交点上形成的像素数目相同。
在液晶显示驱动IC120中还设有MPU接口412、指令译码器414、内部总线416。由指令译码器414译码后的指令数据除了用作电源电路400、显示时序发生电路410的工作指令外，还被用来指定连接在显示数据RAM402上的页地址电路420、列地址电路422、行地址电路424的各地址。
另一方面，并行的显示数据通过内部总线416、显示数据RAM402的I／O缓冲器426，按照由指令指定的页及列的各地址，被写入显示数据RAM402内的存储元件中。
显示数据RAM402具有作为液晶显示部的半帧存储器或帧存储器的功能。根据来自显示时序发生电路410的时序信号，进行地址指定，将被写入显示数据RAM402中的显示数据读出后，锁存在显示数据锁存电路428中。被锁存在显示数据锁存电路428中的显示数据被分段(SEG)驱动器404变换成液晶驱动所必要的例如5电平的电位V1～V5后，被供给液晶显示部的分段电极SEGO～SEG131。
根据来自显示时序发生电路410的时序信号，一边切换共用电极COM0～COM64的选择，一边进行对该分段电极SEG0～SEG131的电位供给，液晶显示部被驱动而显示。
该液晶驱动IC120中设有检查电路430。该检查电路430在检查模式时将检查所必要的信号(例如输入信号11等)输出给电源电路400及显示时序发生电路410等。另外检查电路430通过MPU接口412，将来自各电路400、410的输出取出到外部，能监视该输出。
图1或图9所示的电路能设置在图1 5所示的液晶驱动IC120内的电源电路400及显示时序发生电路410等中。
该电源电路400、显示时序发生电路410中设置的复位信号生成电路及锁存电路之一例分别示于图16、图17。
在图16中示出了多个例如4个锁存电路20A～20D，它们分别输入来自图1所示的一个复位信号生成电路10的复位信号12。通过使分别设置在锁存电路20A～20D中的熔丝元件22呈短路或断开状态，能生成24=16种组合的锁存器数据。
在图16中还示出了液晶基准电压生成电路500、IC基准电压生成电路502、以及液晶驱动电压生成电路504。
液晶基准电压生成电路500根据来自4个锁存电路20A～20D的4位锁存器输出21A～21D、以及来自IC基准电压生成电路502的IC基准电压，生成液晶基准电压Vref。液晶驱动电压生成电路504根据液晶基准电压Vref，生成多种电平的液晶驱动电压VO(VDD)～V5。生成该液晶驱动电压时可使用电阻分割，也可采用充电泵方式的升压电路。
图17表示调整以交流方式驱动液晶用的交流化信号FR的电路。该图17所示的电路设置在显示时序发生电路410内。
在图17中，交流化信号生成电路510由RC振荡电路构成，该RC振荡电路根据来自4个锁存电路20A～20D的4位锁存器输出21A～21D，可改变振荡频率。
这里，能调整液晶基准电压Vref及交流化信号FR的原因如下。
首先，就液晶基准电压Vref而言，成为其源的IC基准电压的离散高达±8～10％。其另一方面，液晶基准电压Vref所要求的离散为±1％。这是因为，如果液晶基准电压Vref的离散大，则液晶显示画面的反差小，浓淡发生离散。
其次，就交流化信号而言，其频率要求80Hz±10％。如果交流化信号的频率下降到荧光灯的驱动频率50／60Hz左右，则在液晶画面上发生闪烁。反之，如果交流化信号的频率高达100／120Hz左右，则在液晶画面上发生闪烁，而且消耗电力增大。
可是，虽然RC振荡电路的电容(C)精度较高，但电阻值(R)的离散也有±15～20％，如果再加上晶体管性能的离散，振荡输出的离散达到±30％，
因此，有必要同时调整液晶基准电压Vref及交流化信号FR。图18是表示调整液晶基准电压Vref的方法的流程图。该方法作为上述的半导体集成电路的一种电气特性检查来实施，通过将探针40接触在液晶驱动IC(呈半导体晶片状态)的全部焊区端子上来实施。
在图18中，在步骤1中首先在4个熔丝元件22未被切断的状态下，监视4个熔丝端子34的电压。其次，监视液晶驱动基准电压生成电路502生成的液晶基准电压Vref(步骤2)。该电压能由图15所示的电源电路400通过检查电路416、MPU接口412取出到外部。
在步骤3中，将监视结果与目标值进行比较，在步骤4中有偏移的情况下，在步骤5中确定切断某一个熔丝元件22。
然后，用上述的方法切断在步骤5中确定的一个或多个熔丝元件22(步骤6)。
然后，监视与被切断的熔丝元件22连接的熔丝端子32的电压(步骤7)。其次，对在步骤1、7中分别监视的电压之间进行比较(步骤8)，判断是否切断了熔丝元件22(步骤9)。如果步骤9的判断结果为“是”，则切断熔丝元件22之后再次监视液晶基准电压Vref(步骤10)。而且，如果该监视结果在目标值的范围内(步骤11，是)，则夜晶基准电压Vref的调整结束。
另外，与图18中的流程同样地实施交流化信号频率的调整方法。
这时，在图18所示的步骤1、7中，监视熔丝端子34的电压。在实施该步骤1、7之前，实施上述的锁存器输出的初始化。因此，能准确地实施在步骤1、7中实施的熔丝端子34的电压监视。
另外，本发明不限定于上述的实施例，在本发明的要旨范围内可以进行各种变形。
例如，在上述的各种实施例中，复位信号生成电路包括单拍脉冲生成电路，但如果输入信号本身有脉宽，则可只用脉宽可变电路构成复位信号生成电路。
另外，例如以图1为例，延迟控制端子32不一定限于连接在延迟电路14的输出线上。例如，也可以连接在延迟电路14的输入线上。在此情况下，其连接点的前级的倒相器13的输出阻抗、以及连接在延迟控制端子32上的负载成为改变复位信号的复位期间长短的主要因素。
另外，熔丝元件是确定锁存器输出的逻辑的逻辑确定装置之一例，也可以不使用熔丝元件。
另外，本发明的半导体集成电路不限于用于液晶显示，能适用于其他各种用途的半导体集成电路。本发明的电子装置也不限于携带电话，能适用于安装了本发明的半导体集成电路或液晶装置的其他各种电子装置。

Claims (20)

1．一种半导体集成电路，其特征在于：
备有：
至少在电源刚接通后根据所输入的输入信号，生成有复位期间的复位信号的复位信号生成电路；
备有根据上述复位信号使锁存器输出初始化的初始化电路的至少一个锁存电路；
连接到上述复位信号生成电路上的第一焊区端子；以及
连接到上述初始化电路的输出线上的至少一个第二焊区端子，
上述复位信号生成道路有以可变方式设定相当于上述复位信号的上述复位期间的脉宽的延迟电路，
上述延迟电路根据连接到上述第一焊区端子上的负载，使上述脉宽可变。
2．根据权利要求1所述的半导体集成电路，其特征在于：
将上述第一焊区端子连接到上述延迟电路的输出线上。
3．根据权利要求1所述的半导体集成电路，其特征在于：
将上述第一焊区端子连接到上述延迟电路的输入线上。
4．根据权利要求1所述的半导体集成电路，其特征在于：
还有连接到初始化电路的输出线上的熔丝元件，根据上述熔丝元件的断开或短路状态，确定锁存器输出的逻辑。
5．根据权利要求1所述的半导体集成电路，其特征在于：
在将构成上述复位信号生成电路的多个电路元件中的上述第一焊区端子被连接的位置的前级电路元件的输出阻抗设为R1，连接到上述第一焊区端子上的负载电容设为C1，上述初始化电路的输出阻抗设为R2，连接到上述第二焊区端子上的负载电容为C2时，以下关系成立。
C1·R1＞C2·R2
6．根据权利要求1所述的半导体集成电路，其特征在于：
上述复位信号生成电路包括单拍脉冲生成电路，该单拍脉冲生成电路根据上述输入信号以及由上述延迟电路使上述输入信号延迟后的延迟信号，生成具有相当于上述复位期间的脉宽的单拍的复位信号。
7．根据权利要求1所述的半导体集成电路，其特征在于：
上述复位信号生成电路有：
根据上述输入信号生成单拍脉冲的单拍脉冲生成电路；以及
根据包括上述延迟电路在内的连接到上述第一焊区端子上的负载，使上述单拍脉冲的脉宽可变的脉宽可变电路。
8．根据权利要求1所述的半导体集成电路，其特征在于：
在上述电源接通后至电源断开的期间内，上述输入信号被多次输入上述复位信号生成电路中。
9．根据权利要求8所述的半导体集成电路，其特征在于：
还有获取电源接通复位信号和其他信号的逻辑和的逻辑和电路，上述逻辑和电路的输出信号是输入上述复位信号生成电路的上述输入信号。
10．根据权利要求1所述的半导体集成电路，其特征在于：
还有根据上述锁存器输出来生成基准电压的基准电压生成电路。
11．根据权利要求10所述的半导体集成电路，其特征在于：
还有根据来自上述基准电压生成电路的输出电压生成多种电平的液晶驱动电压的液晶驱动电压生成电路。
12．根据权利要求1所述的半导体集成电路，其特征在于：
还有根据上述锁存器输出发生基准频率的基准频率振荡电路。
13．根据权利要求12所述的半导体集成电路，其特征在于：
将来自上述基准频率振荡电路的输出频率作为以交流方式驱动液晶用的交流化信号来使用。
14．一种液晶装置，其特征在于，具有：
由权利要求1所述的半导体集成电路构成的液晶驱动IC；以及
用上述液晶驱动IC驱动的液晶面板。
15．一种电子装置，其特征在于，具有：
权利要求14所述的液晶装置。
16．一种半导体集成电路的检查方法，其特征在于，具有：
使探针接触半导体集成电路的多个焊区端子的第一工序；
由上述半导体集成电路内的复位信号生成电路生成具有根据连接到上述多个焊区端子中的第一焊区端子上的负载确定的脉宽的复位信号的第二工序；
在具有初始化电路的至少一个锁存电路中，由上述初始化电路根据上述复位信号对锁存器输出进行初始化的第三工序；以及
通过上述多个焊区中的第二焊区，监视上述初始化电路的输出电压的第四工序。
17．根据权利要求16所述的半导体集成电路的检查方法，其特征在于还有：
根据初始化了的锁存器输出，监视被设定的基准信号的第五工序；以及
根据上述第五工序中的监视结果，切断连接到上述初始化电路的输出线上的熔丝元件的第六工序。
18．根据权利要求17所述的半导体集成电路的检查方法，其特征在于：
在上述第六工序之后，还有通过上述第二焊区端子来监视利用被切断的上述熔丝元件变更了的上述初始化电路的输出的第七工序。
19．根据权利要求17所述的半导体集成电路的检查方法，其特征在于：
在上述第五工序中进行监视的基准信号是成为生成多种电平的液晶驱动电压用的基准的电压。
20．根据权利要求17所述的半导体集成电路的检查方法，其特征在于：
在上述第五工序中进行监视的基准信号是以交流方式驱动液晶用的交流化信号。
CNB001217356A 1999-07-23 2000-07-24 半导体集成电路及其检查方法、液晶装置及电子装置 Expired - Fee Related CN1145213C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP209314/1999 1999-07-23
JP20931499 1999-07-23
JP2000170271 2000-06-07
JP170271/2000 2000-06-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100040895A Division CN1266755C (zh) 1999-07-23 2000-07-24 半导体集成电路及其检查方法

Publications (2)

Publication Number Publication Date
CN1282108A true CN1282108A (zh) 2001-01-31
CN1145213C CN1145213C (zh) 2004-04-07

Family

ID=26517371

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2004100040895A Expired - Fee Related CN1266755C (zh) 1999-07-23 2000-07-24 半导体集成电路及其检查方法
CNB001217356A Expired - Fee Related CN1145213C (zh) 1999-07-23 2000-07-24 半导体集成电路及其检查方法、液晶装置及电子装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNB2004100040895A Expired - Fee Related CN1266755C (zh) 1999-07-23 2000-07-24 半导体集成电路及其检查方法

Country Status (5)

Country Link
EP (1) EP1085332B1 (zh)
KR (1) KR100383341B1 (zh)
CN (2) CN1266755C (zh)
AT (1) ATE365923T1 (zh)
DE (1) DE60035318T2 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100376931C (zh) * 2002-04-24 2008-03-26 三星电子株式会社 液晶显示器及其驱动方法
CN100526902C (zh) * 2003-03-25 2009-08-12 株式会社半导体能源研究所 半导体装置的检查电路及检查方法
CN102467889A (zh) * 2010-11-10 2012-05-23 美格纳半导体有限公司 Pwm信号产生电路和方法及其led驱动电路
CN102540055A (zh) * 2011-12-22 2012-07-04 深圳创维数字技术股份有限公司 一种检测逻辑电平极限值的方法及装置
CN102769272A (zh) * 2012-07-18 2012-11-07 北京三一自动化技术有限责任公司 功率变换器的故障锁存及复位系统和功率变换器
US9014438B2 (en) 2005-08-17 2015-04-21 Koninklijke Philips N.V. Method and apparatus featuring simple click style interactions according to a clinical task workflow

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6444475B1 (ja) * 2017-11-28 2018-12-26 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418487A (en) * 1992-09-04 1995-05-23 Benchmarg Microelectronics, Inc. Fuse state sense circuit
KR0147194B1 (ko) * 1995-05-26 1998-11-02 문정환 반도체 메모리 소자
JP2000132990A (ja) * 1998-10-27 2000-05-12 Fujitsu Ltd 冗長判定回路、半導体記憶装置及び冗長判定方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100376931C (zh) * 2002-04-24 2008-03-26 三星电子株式会社 液晶显示器及其驱动方法
CN100526902C (zh) * 2003-03-25 2009-08-12 株式会社半导体能源研究所 半导体装置的检查电路及检查方法
US9014438B2 (en) 2005-08-17 2015-04-21 Koninklijke Philips N.V. Method and apparatus featuring simple click style interactions according to a clinical task workflow
CN102467889A (zh) * 2010-11-10 2012-05-23 美格纳半导体有限公司 Pwm信号产生电路和方法及其led驱动电路
CN102467889B (zh) * 2010-11-10 2015-09-16 美格纳半导体有限公司 Pwm信号产生电路和方法及其led驱动电路
TWI554150B (zh) * 2010-11-10 2016-10-11 美格納半導體有限公司 用於直流對直流轉換器之使用調光信號之脈衝寬度調變信號產生電路及在直接數位調光方法中具有該脈衝寬度調變信號產生電路之發光二極體驅動電路
US9596723B2 (en) 2010-11-10 2017-03-14 Magnachip Semiconductor, Ltd. PWM signal generating circuit for DC-DC converter using dimming signal and LED driving circuit having the same in direct digital dimming method
CN102540055A (zh) * 2011-12-22 2012-07-04 深圳创维数字技术股份有限公司 一种检测逻辑电平极限值的方法及装置
CN102540055B (zh) * 2011-12-22 2015-07-29 深圳创维数字技术有限公司 一种检测逻辑电平极限值的方法及装置
CN102769272A (zh) * 2012-07-18 2012-11-07 北京三一自动化技术有限责任公司 功率变换器的故障锁存及复位系统和功率变换器

Also Published As

Publication number Publication date
KR20010015398A (ko) 2001-02-26
CN1516255A (zh) 2004-07-28
ATE365923T1 (de) 2007-07-15
KR100383341B1 (ko) 2003-05-12
CN1266755C (zh) 2006-07-26
EP1085332A3 (en) 2002-05-08
CN1145213C (zh) 2004-04-07
DE60035318T2 (de) 2008-02-07
DE60035318D1 (de) 2007-08-09
EP1085332B1 (en) 2007-06-27
EP1085332A2 (en) 2001-03-21

Similar Documents

Publication Publication Date Title
CN1175389C (zh) 光电装置和使用该装置的电子设备以及显示驱动集成电路
JP4743570B2 (ja) 電源回路を内蔵した半導体集積回路および液晶表示制御装置並びに携帯用電子機器
CN1239945C (zh) 液晶显示装置
CN1725287A (zh) 移位寄存器、具有其的显示设备和驱动其的方法
CN1519906A (zh) 半导体集成电路装置及其检查方法和制造方法
CN1809862A (zh) 液晶显示装置
CN1163043C (zh) 显示单元及使用它的电子机器和显示单元的检查方法
CN1766979A (zh) 驱动显示板以减少灰度级电压产生器功耗的设备和方法
CN1132052C (zh) 制造液晶显示模块的方法
CN1848435A (zh) 具有更高可靠性的熔丝微调电路
CN1645728A (zh) 升压电路、电源电路及液晶驱动装置
US20070091040A1 (en) Driving circuit having voltage detecting circuit and liquid crystal display using same
CN1720662A (zh) 数据锁存电路和电子装置
CN101055706A (zh) 显示装置
CN1532795A (zh) 液晶驱动装置及其驱动方法
CN1145213C (zh) 半导体集成电路及其检查方法、液晶装置及电子装置
CN1641985A (zh) 升压电路、电源电路以及液晶驱动装置
US20080136991A1 (en) Dc/dc converter and liquid crystal display
TW503338B (en) A liquid crystal display apparatus
CN1707596A (zh) 显示装置
CN1178196C (zh) 电极驱动装置和电子仪器
JP3601418B2 (ja) 半導体集積回路、液晶装置及び電子機器並びに半導体集積回路の検査方法
CN1494096A (zh) 熔断电路及显示驱动电路
CN1904704A (zh) 显示装置
CN1670579A (zh) 显示设备和利用该显示设备的便携式终端

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1062947

Country of ref document: HK

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040407

Termination date: 20140724

EXPY Termination of patent right or utility model