KR100378384B1 - 신호레벨 조정회로 - Google Patents

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KR100378384B1
KR100378384B1 KR10-2000-0024561A KR20000024561A KR100378384B1 KR 100378384 B1 KR100378384 B1 KR 100378384B1 KR 20000024561 A KR20000024561 A KR 20000024561A KR 100378384 B1 KR100378384 B1 KR 100378384B1
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알프스 덴키 가부시키가이샤
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    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits

Abstract

본 발명은 제 1 증폭단(4)과 제 2 증폭단(5)사이를 결합단(3)에 의해 접속한 경우, 제 1 증폭단(4) 및 제 2 증폭단(5)의 각 동작점의 변동을 일으키지 않도록 하는 결합단(3)을 얻는 신호레벨조정회로를 제공하는 것이다.
이를 위하여 본 발명에서는 출력단트랜지스터(41, 42)의 출력전극이 전류원 (43, 44)을 거쳐 접지접속됨과 동시에 출력단자(121, 122)에 접속되고, 출력단자 (121, 122)의 직류전압이 제 1 전압(V1)인 제 1 증폭단(4)과, 입력단 트랜지스터 (51, 52)의 제어전극이 입력단자(131, 132)에 접속되고, 입력단자(131, 132)의 직류전압이 제 2 전압(V2)인 제 2 증폭단(5)과，1개이상의 직렬저항(31, 32)을 가지고, 출력단자(121, 122)와 입력단자(131, 132)사이에 접속된 결합단(3)을 구비한다. 제 1 증폭단(4)이 바이폴라IC(1)에 조립되고, 제 2 증폭단(5)이 CMOS IC(2)에 조립되어 있다.

Description

신호레벨 조정회로{SIGNAL LEVEL ADJUSTMENT CIRCUIT}
본 발명은 신호레벨조정회로에 관한 것으로, 특히 제 1 증폭단의 출력단자의 직류전압과 제 2 증폭단의 입력단자의 직류전압이 다른 경우, 제 1 증폭단의 출력단자와 제 2 증폭단의 입력단자의 사이에 적어도 1개의 직렬저항을 가지는 결합단을 접속하고, 다른 직류전압을 가지는 개소의 접속시에 제 1 증폭단과 제 2 증폭단에 대한 영향을 저감시키는 것이 가능한 신호레벨 조정회로에 관한 것이다.
종래, 휴대전화기에 있어서는 자동이득제어(AGC)증폭기나 4상위상 시프트키잉(QPSK)복조기나 버퍼증폭기 등을 조립한 바이폴라IC(집적회로)와, 입력증폭기나 저대역통과필터나 아날로그-디지털변환기(A/D) 등을 조립한 CMOS IC가 사용되고 있으며, 바이폴라IC측의 버퍼증폭기의 출력단자와 CM0S IC측 입력증폭기의 입력단자가 결합되고 있다.
여기서 도 2는 상기 종래의 휴대전화기의 주요부 구성의 일례를 나타내는 블럭도이다.
도 2에 나타내는 바와 같이 이 휴대전화기는 고주파신호 입력단자(20)와, 고주파증폭기(RF AMP)(21)와, 주파수혼합기(MIX)(22)와, 국부발진기(LO OSC)(23)와, 버퍼증폭기(24)와, 바이폴라IC(25)와, CMOS IC(26)와, 모바일 스테이션 모뎀 (MSM)(27)과, 신호출력단자(28)로 이루어져 있다. 또 바이폴라IC(25)는 자동이득 제어증폭기(AGC AMP)(29)와, QPSK복조기(30)와, 출력버퍼증폭기(31)와, 신호입력단 (32)과, 2개의 신호출력단(331, 332)을 구비한다. CMOS IC(26)는 입력증폭기(34)와, 저대역통과필터(LF)(35)와, 아날로그-디지털변환기(A/D)(36)와, 2개의 신호입력단(371, 372)과, 신호출력단(38)을 구비한다.
그리고 RF AMP(21)는 입력단이 고주파신호 입력단자(20)에 접속되고, 출력단이 MIX(22)의 제 1 입력단에 접속된다. MIX(22)는 제 2 입력단이 버퍼증폭기(24)의 출력단에 접속되고, 출력단이 신호입력단(32)에 접속된다. LO OSC(23)는 출력단이 버퍼증폭기(24)의 입력단에 접속된다. AGC AMP(29)는 입력단이 신호입력단 (32)에 접속되고, 출력단이 QPSK복조기(30)의 입력단에 접속된다. 출력버퍼증폭기 (31)는 2개의 입력단이 QPSK복조기(30)의 2개의 출력단에 접속되고, 2개의 출력단이 신호출력단(331, 332)에 각각 접속된다. 입력증폭기(34)는 2개의 입력단이 신호입력단(327, 372)에 각각 접속되고, 출력단이 LF(35)의 입력단에 접속된다. A/D(36)는 입력단이 LF(35)의 출력단에 접속되고, 출력단이 신호출력단(38)에 접속된다. MSM(27)는 입력단이 신호출력단(38)에 접속되고, 출력단이 신호출력단자 (28)에 접속된다. 또 신호출력단(331, 332)은 각각 접속선(기호 없음)에 의해 신호입력단(371, 372)에 접속된다.
상기 구성에 의한 휴대전화기는 다음과 같이 동작한다.
수신된 고주파신호가 고주파신호 입력단자(20)에 인가되면 그 고주파신호는 RF AMP(21)에 의해 증폭되어 MIX(22)에 공급된다. 이때 MIX(22)에 LO OSC(23)가 발생한 국부발진신호가 버퍼증폭기(24)를 통하여 공급되어 MIX(22)에 있어서 고주파신호와 국부발진신호가 주파수혼합되고, 그것들의 차 주파수의 중간주파신호가 출력되어 바이폴라IC(25)에 공급된다. 바이폴라IC(25)에 공급된 중간주파신호는 AGC AMP (29)에 있어서 AGC 증폭되고, 이어서 QPSK복조기(30)에 있어서 복조되어 복조신호가 형성된다. 이 복조신호는 출력버퍼증폭기(31)로 증폭된 후, 바이폴라IC(25)로부터 출력되어 다음의 MOS IC(26)에 공급된다. MOS IC(26)에 공급된 복조신호는 입력증폭기(34)에 있어서 증폭되고, LF(35)에 있어서 불필요한 주파수성분이 제거되며, 이어서 A/D(36)에 있어서 아날로그-디지털변환되어 얻어진 디지털신호가 신호출력단(38)에 공급된다. 이 디지털신호는 MSM(27)에 있어서 이용가능한 신호로 변환되어 신호출력단(38)으로부터 이용회로(도시 생략)에 공급된다.
여기서 도 3은 도 2에 나타낸 바이폴라IC(25)측의 출력버퍼증폭기(31)와, MOS IC(26)측 입력증폭기(34)와의 결합부분의 상세한 구성을 나타내는 회로도이다.
도 3에 나타내는 바와 같이 출력버퍼증폭기(31)는 제 1 바이폴라트랜지스터 (311)와, 제 2 바이폴라트랜지스터(312)와, 제 1 바이폴라트랜지스터(311)의 에미터와 접지점 사이에 접속된 제 1 전류원(313)과, 제 2 바이폴라트랜지스터(31)의 에미터와 접지점 사이에 접속된 제 2 전류원(314)을 가지고 있으며, 제 1 바이폴라트랜지스터(311)와 제 2 바이폴라트랜지스터(132)는 평형형 증폭회로를 구성하고 있다. 바이폴라IC(25)측의 신호출력단(331, 332)은 각각 제 1 바이폴라트랜지스터 (311), 제 2 바이폴라트랜지스터(312)의 각 에미터에 접속된다. 입력증폭기(34)는 제 1 MOS 전계효과 트랜지스터(MOSFET)(341)와, 제 2 MOS 전계효과 트랜지스터 (MOSFET)(342)를 가지고 있으며, 제 1 MOSFET(341)와 제 2 MOSFET(342)는 평형형 증폭회로를 구성하고 있다. MOS IC(26)측의 신호입력단(371, 372)은 각각 제 1 MOSFET(341), 제 2 MOSFET(342)의 각 게이트에 접속된다. 이외에 도 3 에 있어서는 도 2에 나타낸 구성요소와 같은 구성요소에 관해서는 동일부호를 붙이고 있다.
도 3에 나타내는 출력버퍼증폭기(31)와 입력증폭기(34)의 결합부분에 있어서의 동작은 평형형 증폭회로를 구성하는 제 1 바이폴라트랜지스터(311)와 제 2 바이폴라트랜지스터(312)의 베이스에 평형형 복조신호가 공급되면 복조신호는 에미터폴로워접속의 제 1 바이폴라 트랜지스터(311)와 제 2 바이폴라 트랜지스터(312)에 의하여 증폭되고, 증폭된 평형형 복조신호는 그것들의 에미터로부터 신호출력단(331, 332)에 공급된다. 이어서 평형형 복조신호는 신호출력단(331, 332)으로부터 접속선을 통하여 신호입력단(371, 372)에 전송된다. 신호입력단(371, 372)의 평형형 복조신호는 평형형 증폭회로를 구성하는 소스접지의 제 1 MOSFET(341), 제 2 MOSFET(342)의 각 게이트에 공급되고, 제 1 MOSFET(341)와 제 2 MOSFET(342)에 의하여 증폭된다.
상기 종래의 휴대전화기에 있어서의 출력버퍼증폭기(31)와 입력증폭기(34)의 결합부분은 출력버퍼증폭기(31)가 바이폴라IC(25)에 의해 구성되고, 입력증폭기 (34)가 MOS IC(26)에 의해 구성되어 있다. 이 경우 바이폴라IC(25)를 구동하는 전원전압과 MOS IC(26)를 구동하는 전원전압이 달라서 바이폴라IC(25)측의 신호출력단 (331, 321)과 MOS IC(26)측의 신호입력단(371, 372)에 얻어지는 직류전압(V2)이 다른 경우가 있고, 직류전압이 상위하는 신호출력단(331, 332)과 신호입력단(371, 372)사이를 접속선에 의해 접속하면 그 접속선을 통해 높은 직류전압측[예를 들어 신호입력단(371, 372)]으로부터 낮은 직류전압측[예를 들어 신호출력단(331, 332)] 을 향하는 전류가 흘러 제 1 바이폴라 트랜지스터(311)나 제 2 바이폴라 트랜지스터(312) 및 제 1 MOSFET(341)나 제 2 MOSFET(342)의 동작점이 이동하게 된다.
여기서 신호출력단(331, 332)에 얻어지는 직류전압(V1) 및 신호입력단(371, 372)에 얻어지는 직류전압(V2)의 일례를 들면 제 1 바이폴라 트랜지스터(311) 및 제 2 바이폴라 트랜지스터(312)의 각 에미터전류치, 그것에 제 1 전류원(313) 및 제 2 전류원(314)의 전류치가 각각 0.8mA 일 때, 신호출력단(331, 332)에 얻어지는 직류전압(V1)은 약 1.0V 이며, 한편 신호입력단(371, 372)에 얻어지는 직류전압 (V2)은 통상 약 1.7V로서 그 사이에 약 0.7V의 차가 있다. 그리고 신호출력단 (331, 332)과 신호입력단(371, 372)의 사이에 접속선을 접속한 경우, 신호입력단 (371, 372)으로부터 접속선을 통하여 신호출력단(331, 332)에 전류가 흐르고, 그 결과, 제 1 전류원(313) 및 제 2 전류원(314)의 전류치는 약 0.8 mA로부터 매우 큰 값으로 증대하게 되고 신호입력단(371, 372)의 직류전압(V2)도 접속선을 흐르는 전류분만큼 감소하게 되는 결과, 제 1 바이폴라 트랜지스터(311) 및 제 2 바이폴라 트랜지스터(312)의 동작점이 변동할 뿐만 아니라 제 1 MOSFET(341)나 제 2 MOSFET(342)의 동작점도 변동한다.
본 발명은 이와 같은 기술적 배경을 감안하여 이루어진 것으로, 그 목적은 전단측의 제 1 증폭단과 후단측의 제 2 증폭단과의 사이를 결합단에 의해 접속한 경우에 제 1 증폭단 및 제 2 증폭단의 각 동작점의 변동을 일어나지 않도록 한 결합단을 얻을 수 있는 신호레벨 조정회로를 제공하는 데 있다.
도 1은 본 발명에 의한 신호레벨 조정회로의 일 실시형태를 나타내는 회로 구성도,
도 2는 종래의 휴대전화기의 주요부 구성의 일례를 나타내는 블록도,
도 3은 도 2에 나타낸 바이폴라IC측의 출력버퍼증폭기와, MOS IC측의 입력증폭기의 결합부분의 상세구성을 나타내는 회로도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 바이폴라IC(집적회로) 2 : MOS IC
3 : 결합단 31: 제 1 직렬저항
32: 제 2 직렬저항 33: 분로저항
4 : 출력버퍼증폭기(제 1 증폭단) 41: 제 1 바이폴라 트랜지스터
42: 제 2 바이폴라 트랜지스터 43: 제 1 전류원
44: 제 2 전류원 5 : 입력증폭기(제 2 증폭단)
51: 제 1 MOS전계효과 트랜지스터(FET)
52: 제 2 MOS 전계효과 트랜지스터(FET)
6 : 자동이득 제어증폭기(AGC AMP)
71, 72: QPSK 복조기 8 : 국부발진기(LO OSC)
9 : 버퍼증폭기 10 : 90°이상기
111: 중간주파신호입력단 112: 국부발진신호입력단
121, 122: 신호출력단 131, 132: 신호출력단
14, 15 : 전원단자
상기 목적을 달성하기 위하여 본 발명에 의한 신호레벨 조정회로는, 출력단 트랜지스터의 출력전극이 전류원을 거쳐 접지접속됨과 동시에 출력단자에 접속되고, 출력단자의 직류전압이 제 1 전압치를 가지는 저출력임피던스의 제 1 증폭단과, 입력단 트랜지스터의 제어전극이 입력단자에 접속되고 입력단자의 직류전압이 제 1 전압치와 다른 제 2 전압치를 가지는 고입력 임피던스의 제 2 증폭단과, 적어도 1개의 직렬저항을 가지며 출력단자와 입력단자 사이에 접속된 결합단으로 이루어지는 수단을 구비하고 있다.
상기 수단에 있어서의 가장 적합한 예로서 제 1 증폭단이 바이폴라 IC에 의해 구성되고, 제 2 증폭단이 CMOS IC에 의해 구성되어 있는 것이다.
상기 수단에 있어서의 다른 가장 적합한 예로서 결합단이 출력단자와 입력단자사이에 접속되었을 때 결합단의 직렬저항을 흐르는 전류치가 결합단의 접속전에 전류원을 흐르는 전류치의 10% 이하가 되도록 직렬저항의 저항치가 선택되어 있는 것이다.
상기 수단에 의하면 출력단 트랜지스터의 출력전극에 접속된 출력단자와, 입력단 트랜지스터의 제어(입력)전극에 접속된 입력단자와의 사이에 적어도 1개의 직렬저항을 가지는 결합단을 접속하고, 출력단자에 가해지는 제 1 직류전압과 입력단자에 가해지는 제 2 직류전압과의 차전압을 이 직렬저항에 의해 흡수하도록 하고 있기 때문에, 결합단을 접속한 것에 의하여 출력단 트랜지스터의 동작점 및 입력단트랜지스터의 동작점이 변동하지 않거나 또는 변동하였다 하더라도 아주 약간의 변동범위내가 되도록 억압할 수 있다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
도 1은 본 발명에 의한 신호레벨 조정회로의 일 실시형태를 나타내는 회로 구성도로서, 휴대전화기의 복조신호 증폭단에 사용된 예를 나타내는 것이다.
도 1에 나타내는 바와 같이 이 실시형태에 의한 신호레벨 조정회로는 바이폴라 IC(집적회로)(1)와 MOS IC(2)와 결합단(3)으로 이루어져 있다. 이 경우 바이 폴라 IC(1)는 출력버퍼증폭기(제 1 증폭단)(4)와, 자동이득 제어증폭기(AGC AMP) (6)와, 한 쌍의 QPSK복조기(71, 72)와, 버퍼증폭기(9)와, 90°이상기(10)와, 중간주파신호입력단(111)과, 국부발진신호입력단(112)과, 신호출력단(121, 122)을 구비한다. MOS IC(2)는 입력증폭기(제 2 증폭단)(5)와, 신호입력단(131, 132)을 구비한다. 결합단(3)은 제 1 직렬저항(31)과, 제 2 직렬저항(32)과, 분로저항(33) 을 구비하고 있다. 또 출력버퍼증폭기(4)는 제 1 바이폴라 트랜지스터(41)와, 제 2 바이폴라 트랜지스터(42)와, 제 1 전류원(43)과, 제 2 전류원(44)을 포함하고 있다. 입력증폭기(5)는 제 1 MOS 전계효과 트랜지스터(FET)(51)와, 제 2 MOS 전계 효과 트랜지스터(FET)(52)를 포함하고 있다.
그리고 바이폴라 IC(1)에 있어서 AGC AMP(6)는 입력단이 중간주파신호입력단(111)에 접속되고, 출력단이 2개의 QPSK복조기(71, 72)의 각 제 1 입력단에 접속된다. 한쪽의 QPSK복조기(71)는 제 2 입력단이 90°이상기(10)의 0°신호출력단에 접속되고, 출력단이 출력버퍼증폭기(4)의 제 1 입력단에 접속된다. 다른쪽의 QPSK 복조기(72)는 제 2 입력단이 90°이상기(10)의 90°신호출력단에 접속되고, 출력단이 출력버퍼증폭기(4)의 제 2 입력단에 접속된다. 버퍼증폭기(9)는 입력단이 국부발진신호입력단(112)에 접속되고, 출력단이 90°이상기(10)의 입력단에 접속된다. 또한 국부발진신호입력단(112)은 외부접속된 LO OSC(8)의 출력단에 접속된다.
결합단(3)에 있어서 제 1 직렬저항(31)이 신호출력단(121)과 신호입력단 (131)의 사이에 접속되고, 제 2 직렬저항(32)이 신호출력단(122)과 신호입력단 (132)의 사이에 접속되고, 분로저항(33)이 신호입력단(131)과 신호입력단(132)의 사이에 접속된다.
출력버퍼증폭기(4)에 있어서, 제 1 바이폴라 트랜지스터(41)는 게이트가 결합콘덴서(도면부호 없음)를 통하여 제 1 입력단에 접속되고, 콜렉터가 전원단자 (14)에 접속되며, 에미터가 신호출력단(121)에 접속됨과 동시에 제 1 전류원(43)을 통하여 접지점에 접속된다. 제 2 바이폴라 트랜지스터(42)는 게이트가 결합콘덴서 (도면부호 없음)를 통하여 제 2 입력단에 접속되고, 콜렉터가 전원단자(14)에 접속되며, 에미터가 신호출력단(122)에 접속됨과 동시에 제 2 전류원(44)을 통하여 접지점에 접속된다. 이와 같은 접속에 의해 제 1 바이폴라 트랜지스터(41)와 제 2 바이폴라 트랜지스터(42)는 에미터폴로워로서 작동하기 때문에 신호출력단(121, 122)에서 본 출력버퍼증폭기(4)의 출력임피던스는 저임피던스가 된다.
MOS IC(2)의 입력증폭기(5)에 있어서, 제 1 MOSFET(51)는 게이트가 신호입력단(131)에 접속되고, 드레인이 부하저항(도면부호 없음)을 통하여 전원단자(15)에 접속되며, 소스가 소스저항(도면부호 없음)을 통하여 접지점에 접속된다. 제 2 MOSFET(52)는 게이트가 신호입력단(132)에 접속되고, 드레인이 부하저항(도면부호 없음)을 통하여 전원단자(15)에 접속되며, 소스가 소스저항(도면부호 없음)을 통하여 접지점에 접속된다. 이와 같이 제 1 MOSFET(51) 및 제 2 MOSFET(52)를 사용하고 있음으로써 신호입력단(131, 132)에서 본 입력증폭기(5)의 입력임피던스는 고임피던스가 된다.
상기 구성을 구비한 신호레벨조정회로는 다음과 같이 동작한다.
도시 생략한 전단회로에서 형성된 중간주파신호가 바이폴라 IC(1)의 중간주파신호입력(111)에 인가되면 그 중간주파신호는 AGC AMP(6)에 있어서 AGC 증폭되고, 한쪽의 QPSK복조기(71) 및 다른쪽의 QPSK복조기(72)에 공급된다. 또 LO OSC (8)가 발생한 국부발진신호는 버퍼증폭기(9)를 통하여 90°이상기(10)에 공급된다.이때 한쪽의 QPSK복조기(71)는 90°이상기(10)의 0°신호출력단으로부터 출력된 위상 0°의 국부발진신호가 공급되고, QPSK복조기(71)에 있어서 공급된 중간주파신호가 위상 0°의 국부발진신호에 의해 복조되어, QPSK복조기(71)로부터 위상이 0°및 180°의 2개의 복조신호(이하, 이들을 제 1 복조신호 및 제 2 복조신호라 함)가 출력된다. 마찬가지로 다른쪽의 QPSK복조기(72)는 90°이상기(10)의 90°신호출력단으로부터 출력되는 위상 90°의 국부발진신호가 공급되고, QPSK복조기(72)에 있어서 공급된 중간주파신호가 위상 90°의 국부발진신호에 의해 복조되며, QPSK복조기 (72)로부터 위상이 90°및 270°의 2개의 복조신호(이하, 이들을 제 3 복조신호 및 제 4 복조신호라 함)가 출력된다. 제 1 복조신호는 출력버퍼증폭기(4)에 있어서의 에미터폴로워접속의 제 1 바이폴라 트랜지스터(41)로 증폭되고 증폭된 제 1 복조신호가 신호출력단(121)에 공급된다. 제 2 복조신호는 출력버퍼증폭기(4)에 있어서의 에미터폴로워접속의 제 2 바이폴라 트랜지스터(42)로 증폭되고, 증폭된 제 2 복조신호가 신호출력단(122)에 공급된다.
또한 도 1에는 도시 생략하였으나, 제 3 복조신호도 대응하는 에미터폴로워접속의 바이폴라 트랜지스터로 증폭되고, 증폭된 제 3 복조신호가 대응하는 신호출력단에 공급되며, 마찬가지로 제 4 복조신호도 대응하는 에미터폴로워접속의 바이폴라 트랜지스터로 증폭되고, 증폭된 제 4 복조신호가 대응하는 신호출력단에 공급된다.
바이폴라 IC(1)의 신호출력단(121, 122)에 출력된 제 1 복조신호 및 제 2 복조신호는 결합단(3)의 제 1 직렬저항(31) 및 제 2 직렬저항(32)을 통하여MOS IC(2)의 신호입력단(131, 132)에 각각 공급된다. 이때 신호입력단(131)의 제 1 복조신호는 소스접지의 제 1 MOSFET(51)에 공급되어 그곳에서 증폭되고, 증폭된 제 1 복조신호가 제 1 MOSFET(51)의 드레인으로부터 다음 회로에 공급된다. 마찬가지로 신호입력단(132)의 제 2 복조신호는 소스접지의 제 2 MOSFET(52)에 공급되어 그곳에서 증폭되고, 증폭된 제 2 복조신호가 제 2 MOSFET(52)의 드레인으로부터 다음 회로에 공급된다.
또한 도 1에는 도시 생략하였으나, 제 3 복조신호 및 제 4 복조신호도 결합단(3)과 같은 결합단을 통하여 바이폴라 IC(1)측으로부터 MOS IC(2)측으로 전송되고, MOS IC(2)측에 있어서 제 1 MOSFET(51)나 제 2 MOSFET(52)와 같은 MOSFET에 의해 각각 증폭되어 다음 회로에 공급된다.
그런데 이 실시형태에 의한 신호레벨조정회로에 있어서도 바이폴라 IC(1)의 신호출력단(121, 122)에 얻어지는 직류전압(V1)과 MOS IC(2)의 신호입력단(131, 132)에 얻어지는 직류전압(V2)이 다르며, 예를 들어 상기한 바와 같이 제 1 바이폴라 트랜지스터(41) 및 제 2 바이폴라 트랜지스터(42)의 각 에미터전류치, 그것에 제 1 전류원(43) 및 제 2 전류원(44)의 전류치가 각각 0.8 mA일 때, 신호출력단 (121, 122)에 얻어지는 직류전압(V1)은 약 1.0V 이며, 또 신호입력단 (131, 132)에 얻어지는 직류전압(V2)은 통상 약 1.7V로서 그 사이에 약 0.7V의 차를 일으키고 있다.
이와 같은 직류전압의 상태에 대하여 이 실시형태는 신호출력단(121, 122)과 신호입력단(131, 132)의 사이에 결합단(3)을 접속하고, 그것에 의하여 신호출력단 (121)과 신호입력단(131)의 사이에 제 1 직렬저항(31)을 접속하고, 신호출력단 (122)과 신호입력단(132)의 사이에 제 2 직렬저항(32)을 접속하고 있다. 그리고 결합단(3)에 있어서의 제 1 직렬저항(31)과 제 2 직렬저항(32)의 각 저항치를 선택함으로써 신호출력단(121, 122)과 신호입력단(131, 132)사이의 전압차를 제 1 직렬저항(31) 및 제 2 직렬저항(32)에 의해 흡수하고 있다.
이 때문에 제 1 증폭단(4)에 있어서의 제 1 바이폴라 트랜지스터(41) 및 제 2 바이폴라 트랜지스터(42)의 각 동작점 및 제 2 증폭단(5)에 있어서의 제 1 MOSFET(51) 및 제 2 MOSFET(52)의 각 동작점이 크게 변동하는 일이 없고, 가령 변동하였다 하더라도 아주 약간의 변동으로 끝나게 된다.
이 실시형태에 있어서, 결합단(3)을 접속한 것에 의한 변동의 바람직한 범위로서는 결합단(3)을 접속하기 전의 제 1 전류원(43) 및 제 2 전류원(44)을 흐르는전류치에 대하여 결합단(3)을 접속한 후의 동전류치의 변화가 10% 이내이다.
상기 실시형태에 있어서의 결합단(3)은 분로저항(33)이 접속되어 있으나 이 분로저항(33)은 신호입력단(131, 132)사이의 직류전압에 차가 있는 경우에 그 차를 없애기 위하여 접속된 것으로서, 결합단(3)으로서 본 경우 반드시 접속할 필요는 없는 것이다.
또한 상기 실시형태에 있어서는 이 신호레벨조정회로가 휴대전화기에 있어서의 복조신호의 증폭단 사이에 적용된 경우의 예를 들어 설명하였으나, 본 발명에 의한 신호레벨 조정회로는 이와 같은 적용예에 한정되는 것이 아닌 것은 물론이다.
이상과 같이 본 발명에 의하면 제 1 증폭단을 구성하고 있는 출력단 트랜지스터의 출력전극에 접속된 출력단자와, 제 2 증폭단을 구성하고 있는 입력단 트랜지스터의 제어(입력)전극에 접속된 입력단자와의 사이에 적어도 1개의 직렬저항을 가지는 결합단을 접속하고, 출력단자에 가해지는 제 1 직류전압과 입력단자에 가해지는 제 2 직류전압과의 차전압을 이 직렬저항에 의하여 흡수하도록 하고 있기 때문에, 결합단을 접속함으로써 출력단 트랜지스터의 동작점 및 입력단 트랜지스터의 동작점이 변동하지 않거나 또는 변동하였다 하더라도 아주 약간의 변동범위내가 되 도록 억압할 수 있다는 효과가 있다.

Claims (5)

  1. 제 1 출력단 트랜지스터의 출력전극이 전류원을 거쳐 접지접속됨과 동시에 제 1 출력단자에 접속되고,
    제 2 출력단 트랜지스터의 출력전극이 전류원을 거쳐 접지접속됨과 동시에 제 2 출력단자에 접속되고,
    상기 제 1 및 제 2 출력단자의 직류전압이 제 1 전압치를 가지는 저출력 임피던스의 평형형 제 1 증폭단과,
    제 1 입력단 트랜지스터의 제어전극이 제 1 입력단자에 접속되고,
    제 2 입력단 트랜지스터의 제어전극이 제 2 입력단자에 접속되며,
    상기 제 1 및 제 2 입력단자의 직류전압이 상기 제 1 전압치와 다른 제 2 전압치를 가지는 고입력 임피던스의 평형형 제 2 증폭단을 구비하고,
    상기 제 1 및 제 2 출력단 트랜지스터는 각각 에미터폴로워회로를 형성하고,
    상기 제 1 및 제 2 출력단자는 상기 제 1 및 제 2 출력단 트랜지스터의 에미터에 각각 접속되고,
    상기 제 1 증폭단은 바이폴라 IC에 의해 구성되고,
    상기 제 2 증폭단은 CMOS IC에 의해 구성되어 있고,
    상기 제 1 출력단자와 상기 제 1 입력단자 사이 및 상기 제 2 출력단자와 상기 제 2 입력단자 사이에 각각 직렬저항을 설치하며,
    상기 제 1 입력단자와 상기 제 2 입력단자 사이에 분로저항을 설치한 것을 특징으로 하는 신호레벨 조정회로.
  2. 삭제
  3. 제 1항에 있어서,
    상기 직렬저항이 상기 제 1 및 제 2 출력단자와 상기 제 1 및 제 2 입력단자사이에 각각 접속되었을 때, 상기 직렬저항을 흐르는 전류치가 상기 직렬저항의 접속전에 상기 전류원을 흐르는 전류치의 10% 이하가 되도록 상기 직렬저항의 저항치가 선택되는 것을 특징으로 하는 신호레벨 조정회로.
  4. 삭제
  5. 제 1항 또는 제 3 항에 있어서,
    상기 제 1 증폭단 및 상기 제 2 증폭단은 QPSK복조신호를 증폭하는 것을 특징으로 하는 신호레벨 조정회로.
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