KR100367744B1 - 반도체소자의 미세패턴 형성방법 - Google Patents

반도체소자의 미세패턴 형성방법 Download PDF

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Abstract

본 발명은 금속 또는 폴리실리콘 박막 상부에 감광막을 도포한 다음 원하는 패턴의 선폭이 한계 선폭보다 작을 경우는 선폭을 한계 선폭까지 늘리고, 주변에 다른 패턴이 형성되지 않는 독립적인 패턴일 경우는 선폭을 한계 선폭보다 크게 늘리며, 아울러 원하는 패턴의 공간폭이 한계 공간폭보다 작을 경우는 중앙의 패턴이 형성되지 않도록 감광막의 노광 및 현상을 실시하여 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로 적용하여 금속 또는 폴리실리콘 박막을 식각한 다음 상부전면에 산화막을 한계 공간폭과 비슷한 두께로 형성하는 공정과; 상기 결과물 상에 플라즈마를 이용한 전면식각을 통해 상기 산화막을 식각하여 산화막 측벽을 형성한 다음 상부전면에 금속 또는 폴리실리콘 막을 형성하는 공정과; 상기 금속 또는 폴리실리콘 막의 형성공간이 넓은 지역을 완전히 제거하는 것을 기준으로 플라즈마를 이용하여 금속 또는 폴리실리콘 막을 전면식각하는 공정으로 이루어지는 반도체소자의 미세패턴 형성방법을 통해 한계 선폭 또는 한계 공간폭 보다 작은 선폭 또는 공간폭을 갖는 패턴을 형성하고자 할 경우에 감광막의 패터닝 및 금속 또는 폴리실리콘 박막의 식각에 따른 패턴 불량을 방지하여 공정 장비가 보유한 한계 해상력 이하의 미세 패턴을 제작할 수 있게 됨에 따라 반도체소자의 신뢰성을 확보할 수 있고, 수율 향상 및 원가절감에 기여할 수 있는 효과가 있다.

Description

반도체소자의 미세패턴 형성방법{METHOD FOR FORMING MICRO PATTERN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 특히 사진식각 공정의 패터닝 한계를 넘어서는 미세 선 또는 미세 공간을 패터닝하기에 적당하도록 한 반도체소자의 미세패턴 형성방법에 관한 것이다.
일반적으로, 한계 선폭(critical line width) 또는 한계 공간폭(critical space width)을 구현하는 감광막 패터닝의 해상도 및 건식식각의 해상도는 장비의 능력에 따라 결정되는 경향이 강하며, 고해상도의 장비일수록 그 가격이 기하급수적으로 높아짐에 따라 개발 또는 생산에 소모되는 비용부담이 막대해진다. 따라서, 가격 경쟁력을 확보하기 위해서는 일반적인 해상도의 장비에서 고해상도의 패턴을 실현하는 기술이 요구되고 있다.
종래 반도체소자의 미세패턴 형성방법을 첨부한 도1a 및 도1b의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 금속 또는 폴리실리콘 박막(1) 상부에 감광막(PR1)을 도포, 노광 및 현상하여 감광막(PR1) 패턴을 형성한다.
그리고, 도1b에 도시한 바와같이 상기 감광막(PR1) 패턴을 마스크로 적용하여 Cl2+ BCl3를 활성화시킨 플라즈마를 이용한 건식식각을 통해 상기 금속 또는 폴리실리콘 박막(1)을 식각하여 패턴을 형성한 다음 감광막(PR1) 패턴을 제거한다.
상기한 바와같은 종래 반도체소자의 패턴 형성방법은 한계 선폭과 한계 공간폭에 따라 도면에 도시한 바와같이 6가지의 형태(A∼F)로 패터닝된다.
먼저, A 형태는 선폭이 한계 선폭보다 작고, 공간폭은 한계 공간폭과 동일한 경우를 도시한 것으로, 감광막(PR1)의 패터닝은 가능하지만, 감광막(PR1) 패턴의 상부에서 손실(loss)이 발생하여 두께가 낮아지며, 그 결과 상기 금속 또는 폴리실리콘 박막(1)의 건식식각에서 감광막(PR1) 패턴이 버티지 못하므로, 패터닝된 금속 또는 폴리실리콘 박막(1)의 상부가 훼손되며, 심한 경우에는 단선이 발생한다.
그리고, B 형태는 선폭이 한계 선폭과 동일하고, 공간폭이 한계 공간폭 보다 작은 경우를 도시한 것으로, 감광막(PR1) 패턴의 골 사이에 감광막(PR1)이 제거되지 않고 잔류하여 상기 금속 또는 폴리실리콘 박막(1)의 건식식각이 제대로 이루어지지 않게 된다.
그리고, C 형태는 선폭과 공간폭이 모두 한계점인 경우를 도시한 것으로, 감광막(PR1) 및 금속 또는 폴리실리콘 박막(1)의 패터닝이 가능하지만, 공정 마진(margin)이 충분하지 못하여 오정렬(misalign)에 대한 불량이 발생할 수 있다.
그리고, D 형태는 선폭은 한계 선폭과 동일하고, 공간폭은 한계 공간폭보다 큰 경우를 도시한 것으로, 공정 마진의 여유가 있어 감광막(PR1) 및 금속 또는 폴리실리콘 박막(1)의 패터닝에 문제가 없다.
그리고, E 형태는 선폭은 한계 선폭보다 크고, 공간폭은 한계 공간폭과 동일한 경우를 도시한 것으로, 공정 마진의 여유가 있어 감광막(PR1) 및 금속 또는 폴리실리콘 박막(1)의 패터닝에 문제가 없다.
그리고, F 형태는 선폭은 한계 선폭과 동일하고, 주변에 다른 패턴이 없는 경우를 도시한 것으로, A 형태와 마찬가지로 감광막(PR1)의 패터닝은 가능하지만, 감광막(PR1) 패턴의 상부에서 손실이 발생하여 두께가 낮아지며, 그 결과 상기 금속 또는 폴리실리콘 박막(1)의 건식식각에서 감광막(PR1) 패턴이 버티지 못하므로, 패터닝된 금속 또는 폴리실리콘 박막(1)의 상부가 훼손되며, 심한 경우에는 단선이 발생한다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 사진식각 공정의 패터닝 한계를 넘어서는 미세 선 또는 미세 공간을 패터닝할 수 있는 반도체소자의 미세패턴 형성방법을 제공하는데 있다.
도1a 및 도1b는 종래 반도체소자의 미세패턴 형성방법을 보인 수순단면도.
도2a 내지 도2f는 본 발명에 의한 반도체소자의 미세패턴 형성방법을 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
11:금속 또는 폴리실리콘 박막 12:라이너 산화막
13:금속 또는 폴리실리콘 막 PR11:감광막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 미세패턴 형성방법은 금속 또는 폴리실리콘 박막 상부에 감광막을 도포한 다음 원하는 패턴의 선폭이 한계 선폭보다 작을 경우는 선폭을 한계 선폭까지 늘리고, 주변에 다른 패턴이 형성되지 않는 독립적인 패턴일 경우는 선폭을 한계 선폭보다 크게 늘리며, 아울러 원하는 패턴의 공간폭이 한계 공간폭보다 작을 경우는 중앙의 패턴이 형성되지 않도록 감광막의 노광 및 현상을 실시하여 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로 적용하여 금속 또는 폴리실리콘 박막을 식각한 다음 상부전면에 산화막을 한계 공간폭과 비슷한 두께로 형성하는 공정과; 상기 결과물 상에 플라즈마를 이용한 전면식각(blanket etch)을 통해 상기 산화막을 식각하여산화막 측벽을 형성한 다음 상부전면에 금속 또는 폴리실리콘 막을 형성하는 공정과; 상기 금속 또는 폴리실리콘 막의 형성공간이 넓은 지역을 완전히 제거하는 것을 기준으로 플라즈마를 이용하여 금속 또는 폴리실리콘 막을 전면식각하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 미세패턴 형성방법을 첨부한 도2a 내지 도2f의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 금속 또는 폴리실리콘 박막(11) 상부에 감광막(PR11)을 도포한 다음 최종적으로 원하는 패턴의 선폭이 한계 선폭보다 작을 경우(A 형태)에는 선폭을 한계 선폭까지 늘리고, 주변에 다른 패턴이 형성되지 않는 독립적인 패턴일 경우(F 형태)에는 선폭을 한계 선폭보다 크게 늘리며, 아울러 원하는 패턴의 공간폭이 한계 공간폭보다 작을 경우(A,B,C 형태)는 인접하는 3개의 패턴중에 중앙의 패턴이 형성되지 않도록 감광막(PR11)의 노광 및 현상을 실시하여 감광막(PR11) 패턴을 형성한다.
그리고, 도2b에 도시한 바와같이 상기 감광막(PR11) 패턴을 적용하여 금속 또는 폴리실리콘 박막(11)을 Cl2+ BCl3플라즈마 식각함으로써, 패턴을 형성한 다음 감광막(PR11) 패턴을 제거한다.
이때, 상기 도2a의 패턴 형성조건에 따라 모든 패턴의 선폭 및 공간폭이 한계 선폭 및 한계 공간폭에 비해 커지므로, 감광막(PR11)의 패터닝이나 금속 또는 폴리실리콘 박막(11)의 식각을 통해 패턴을 형성하는데 별다른 문제가 없다.
그리고, 도2c에 도시한 바와같이 상기 결과물의 상부전면에 하부 굴곡을 따라 증착되는 성향의 라이너 산화막(liner oxide, 12)을 한계 공간폭과 비슷한 두께로 증착한다. 이때, 라이너 산화막(12)의 증착으로 인해 A,B,C 형태의 경우는 패턴 사이에 한계 선폭과 비슷한 공간이 존재하지만, D,E 형태의 경우는 패턴 사이의 공간이 채워지게 된다.
그리고, 도2d에 도시한 바와같이 상기 금속 또는 폴리실리콘 박막(11)의 상부와 바닥에 형성된 라이너 산화막(12)을 CxFy를 활성화시킨 플라즈마를 통해 전면식각하여 제거한다. 이때, 금속 또는 폴리실리콘 박막(11)의 패턴의 측면에는 라이너 산화막(12)이 측벽 형태로 잔류하며, 전면식각의 조건을 조절하여 잔류하는 라이너 산화막(12) 측벽의 폭을 한계 공간폭과 유사하거나 약간 작게 형성한다.
그리고, 도2e에 도시한 바와같이 상기 결과물의 상부전면에 화학기상증착 방식을 통해 금속 또는 폴리실리콘 막(13)을 증착한다. 이때, 화학기상증착 방식의 증착특성으로 인해 상기 라이너 산화막(12) 측벽의 간격이 한계 공간폭과 유사한 지역은 인접하는 패턴과 단차가 없지만, 라이너 산화막(12) 측벽의 간격이 넓은 지역은 다른 지역에 비해 단차가 낮아진다.
그리고, 도2f에 도시한 바와같이 상기 금속 또는 폴리실리콘 막(13)의 형성공간이 넓은 지역을 완전히 제거하는 것을 기준으로 Cl2+ BCl3플라즈마를 이용하여 금속 또는 폴리실리콘 막(13)을 전면식각한다.
따라서, 라이너 산화막(12) 측벽의 간격이 넓은 지역에 형성된 금속 또는 폴리실리콘 막(13)은 완전히 제거되지만, 라이너 산화막(12) 측벽의 간격이 한계 공간폭과 유사한 지역의 금속 또는 폴리실리콘 막(13)은 패턴과 비슷한 폭으로 잔류하게 되어 도2a에서 형성되지 않도록 한 중앙의 패턴이 형성된다.
상기한 바와같은 본 발명에 의한 반도체소자의 미세패턴 형성방법은 한계 선폭 또는 한계 공간폭 보다 작은 선폭 또는 공간폭을 갖는 패턴을 형성하고자 할 경우에 감광막의 패터닝 및 금속 또는 폴리실리콘 박막의 식각에 따른 패턴 불량을 방지하여 공정 장비가 보유한 한계 해상력 이하의 미세 패턴을 제작할 수 있게 됨에 따라 반도체소자의 신뢰성을 확보할 수 있고, 수율 향상 및 원가절감에 기여할 수 있는 효과가 있다.

Claims (5)

  1. 금속 또는 폴리실리콘 박막 상부에 감광막을 도포한 다음 원하는 패턴의 선폭이 한계 선폭보다 작을 경우는 선폭을 한계 선폭까지 늘리고, 주변에 다른 패턴이 형성되지 않는 독립적인 패턴일 경우는 선폭을 한계 선폭보다 크게 늘리며, 아울러 원하는 패턴의 공간폭이 한계 공간폭보다 작을 경우는 중앙의 패턴이 형성되지 않도록 감광막의 노광 및 현상을 실시하여 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로 적용하여 상기 금속 또는 폴리실리콘 박막을 식각한 다음 상부전면에 하부굴곡을 따라 증착되는 성향의 라이너 산화막을 한계 공간폭과 비슷한 두께로 형성하는 공정과; 상기 결과물 상에 플라즈마를 이용한 전면식각을 통해 상기 산화막을 식각하여 산화막 측벽을 형성한 다음 상부전면에 화학기상증착 방식으로 금속 또는 폴리실리콘 막을 형성하는 공정과; 상기 금속 또는 폴리실리콘 막의 형성공간이 넓은 지역을 완전히 제거하는 것을 기준으로 플라즈마를 이용하여 상기 금속 또는 폴리실리콘 막을 전면식각하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 산화막은 CxFy 를 활성화시킨 플라즈마를 이용하여 전면식각하여 산화막 측벽을 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  4. 제 3 항에 있어서, 상기 산화막 측벽은 상기 산화막의 전면식각 조건을 조절하여 측벽의 폭이 한계 공간폭과 유사하거나 약간 작게 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  5. 삭제
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