KR100364681B1 - 고출력반도체장치용밀폐패키지 - Google Patents

고출력반도체장치용밀폐패키지 Download PDF

Info

Publication number
KR100364681B1
KR100364681B1 KR1019950000108A KR19950000108A KR100364681B1 KR 100364681 B1 KR100364681 B1 KR 100364681B1 KR 1019950000108 A KR1019950000108 A KR 1019950000108A KR 19950000108 A KR19950000108 A KR 19950000108A KR 100364681 B1 KR100364681 B1 KR 100364681B1
Authority
KR
South Korea
Prior art keywords
lid
base
contact
flat
periphery
Prior art date
Application number
KR1019950000108A
Other languages
English (en)
Other versions
KR950034709A (ko
Inventor
빅터에이.케이.템플
더세컨드 호머에이치.글라스콕
Original Assignee
해리스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 해리스 코포레이션 filed Critical 해리스 코포레이션
Publication of KR950034709A publication Critical patent/KR950034709A/ko
Application granted granted Critical
Publication of KR100364681B1 publication Critical patent/KR100364681B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

콤팩트 패키지 및 고출력 반도체 장치를 밀폐적으로 포장하는 방법에는, 금속뚜껑과 세라믹 베이스 사이에 반도체 장치를 배치시키고 그 뚜껑을 베이스에 결합시키는 것이 포함된다. 뚜껑은 장치의 한 표면에 결합되며 장치의 반대쪽 표면상의 전기접점들은 포일에 결합되고, 그 포일은 접점핀을 위한 베이스의 개구를 밀폐한다.

Description

고출력 반도체 장치용 밀폐 패키지{A HERMETIC PACKAGE FOR A HIGH POWER SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치용 포장에 관한 것이며, 보다 상세하게는 패키지의 크기 및 중량이 감소되고 반도체 장치로 부터의 열전달이 증가되고 밀봉시일이 보다 용이하게 만들어질 수 있는 고출력 반도체 장치의 패키지 및 포장방법에 관한 것이다.
수천 암폐의 전류를 흘릴수 있고 수천 볼트에서 작동할 수 있는 다이리스터,다이오드등과 같은 고출력 반도체장치가 상업송전에 점차 더 이용되고 있다. 전형적으로는, 그런장치는 라인에 장해가 있을때 전력이 강하하는 것을 방지하는 신속작동 스위치로서 사용되며, 그러나 용도는 무한하고 따라서 본발명은 상기에 한정되지 않는다.
반도체 장치는 보통 이 장치가 작동하는 환경으로부터 보호되도록 포장되지만, 바람직하게는 패키지는 내부에 전기접속이 될 수 있도록 장치 내부에 얼마만큼 접근이 가능하고, 소형이고 경량이며, 장치로부터의 열전도를 방해하지 않아야 한다. 이것들중, 열전도 문제가 특히 성가신데 그 이유는 일천 암페어 이상의 전류를 전도시키는 고출력 반도체장치는 그 실리콘 기판에 일킬로 와트이상의 열을 발생시키는 한편 작동온도는 150℃ 이하에 유지되어야 하기 때문이다. 패키지는 또한 장치가 습기, 산소, 분진등에 노출되는 것을 방지하기 위해 시일되는 것이 바람직한데, 본 발명에서는 그 시일을 "밀봉"이라 칭할 것이다. 쉽게 알수 있는 것처럼 그런 시일은 열전도문제를 악화시킬 것이다.
이들 바람직한 포장 특성은, 많은 열을 발생하지 않고 온화한 환경에서 작동하는 일부 저출력 장치의 경우에는 비교적 설계하기 용이하지만, 원격위치에 있는 소자에 노출될 수 있는 고출력 반도체장치의 경우에는 포장에 있어 상당한 어려움이 생긴다. 고출력 반도체 장치를 위한 선행기술 패키지는 이들 중 한 특성은 얼마만큼 해결하지만 어느 것도 이들 특성전부를 충분히 해결하고 있지는 못하다. 예컨대 미국특허제 3,723,836호의 명세서 에 개시된 패키지의 경우 반도체 내부접근이 용이하지 않고 열전도도가 충분히 높지 않다. 미국특허 제 5,248,901호 명세서의장치는 플랜지를 사용하는데, 이때문에 한 제조단계가 추가된다.
본 발명의 목적은 기지의 문제점들을 제거할 수 있는 패키지 및 반도체장치의 포장방법을 제공하는 것이고, 그리하여 패키지가 콤팩트하고 경량이며 제작하기 용이한 반도체장치의 밀폐형 패키지 및 그 반도체장치를 밀폐적으로 포장하는 방법이 제공된다.
다른 목적은, 장치의 양측으로부터 열이 소산될 수 있게하고 그러면서 그 양측에 전기적 접속을 위한 접근을 허용하는 반도체장치용 패키지를 제공하는 것이며, 그리하여 세라믹 베이스에 있는 개구를 통해서 또한 베이스에 결합된 금속 뚜껑을 통해 장치의 전기접점에 접근될 수 있다.
또다른 목적은, 가장자리에서 서로 결합되어 밀폐시일을 형성하는 금속뚜껑 및 비슷한 크기의 세라믹베이스에 의해 보호되며 장치로부터의 열이 뚜껑 및 베이스로부터 전도되는 포장된 반도체 장치를 제공하는 것이다.
본 발명은, 제 1 의 결합가능한 금속접점영역을 갖고 있는 제 1 의 상향표면, 및 복수개의 제 2 결합가능한 금속접점영역을 갖고 있는 제 2 의 하향 표면을 갖추고 있는 대체로 평면적인 기판을 갖고 있는 반도체 장치를 포함하며, 상기 장치의 제 1 접점 영역에 결합되어 있고 상기 장치의 주연을 지나서 뻗는 주연을 갖고 있는, 전기적 및 열적 전도성인 뚜껑을 포함하며, 상기 제 2 접점영역에 대응하여 복수개의 관통하는 개구를 갖고 있고 상기 뚜껑의 주연에 일치하는 주연을 갖고 있는, 전기 절연성이고 열전도성인 베이스를 포함하며, 상기 뚜껑과 상기 베이스는 그들의 주연부에서 결합되어 상기 장치를 안으로 밀폐밀봉하며, 각각 상기 개구를밀폐적으로 폐쇄하도록 상기 베이스에 결합된 제 1 편평표면 및 장치의 복수개의 제 2 접점영역중의 하나에 결합된 반대쪽 편평표면을 갖고 있는, 복수개의 전기 전도성 포일을 포함하며, 각각 상기 개구중의 하나의 안으로 위로 뻗어 상기 포일중의 하나와 전기전도적으로 접촉하고 상기 베이스에 부착되어 있는 복수개의 접점핀을 포함하고 있으며, 그러하여 상기 반도체 장치는 콤팩트 패키지내에 밀봉적으로 밀폐되고 상기 핀 및 상기 뚜껑을 통해 전기적으로 접촉될 수 있고 상기 뚜껑 및 상기 베이스를 통해 냉각될 수 있는 것을 특징으로 하는 밀폐적으로 포장된 반도체장치를 포함한다.
본 발명을 이제 예로서 첨부도면을 참고로 설명하겠다.
제 1 도는 한 실시예로서, 각 주연(가장자리)(18 및 20)에서 서로 결합된 금속뚜껑(14) 및 세라믹 베이스(기저부)(16)를 가진 패키지(12)내에 있는 반도체 장치 (10)가 포함되어 있다.
반도체 장치는 전형적으로 규소로된 평면상기판을 포함하고, 기판은 제 1 하향 표면(24)에 있는 전기 접점영역(22)을 갖고 있다. 예컨대 반도체 장치 (10)는 다수의 금속접점영역(22) 및 상향표면(28)상의 추가의 금속 접점 영역 (26)을 가진 MOS제어 다이리스터 (MCT)일 수 있다. 도면에는 명료성을 위해 단지 예시적인 접점영역만이 표시되어 있으며, 장치소자 및 부소자에 따라 다수의 접점영역이 장치의 한 또는 양 평면상표면에 제공될 수 있다는 것을 이해해야 할 것이다.
뚜껑(14)은 구리, 알루미늄 또는 구리-몰리브덴-구리적층체와 같은 도전성 금속일 수 있다. 제 1 도의 실시 예에서 뚜껑 (14)은 컵모양의 형상을 갖고 있다.즉 주위로 하향현수부분(30)을 가진 컵모양이다. 뚜껑(14)은 상표면(28)(또는 반도체장치(10)의 종류에 따라 접점영역(26))에 결합되기 때문에, 부분(30)은 아래로 뻗어내려, 뚜껑(14)의 편평내부분(32)은 뚜껑 (14)이 베이스(16)에 결합될때 상표면(28)(또는 접점영역(26))에 접촉된다. 하향현수부분(30)은 베이스(16)에의 결합이 용이하도록 편평한 단부(34)를 갖게 하는 것이 바람직하다.
베이스(16)는 알루미나, 베릴리아, 질화알루미늄 등과 같은 전기 절연성 열전도성 세라믹이다. 베이스(16)의 외연부와 뚜껑(14)의 외연부는 뚜껑과 베이스가 서로결합될때 합치되도록(즉 일치하여 같이 뻗도록)하는 것이 바람직하다. 반도체 장치 (10)상의 접점영역(22)의 각각에 대해 한개 또는 2이상의 복수개의 개구(36)가 베이스(16)를 관통해 뻗는다. 개구(36)는 편평하고 전기 전도성 포일(38)로 폐쇄 밀봉되어 있고 이 포일은 베이스(16)의 상표면(40)에 결합된다. 뚜껑(14)과 베이스(16)가 서로 결합될때에 포일(38)은 접점영역(22)에 결합되며 그리하여 접점영역(22)은 패키지의 밀봉을 해치지 않고 개구(36)를 통해 접촉될 수 있다. 질화알루미늄은 높은 열전도도, 높은 전기절연능, 낮은 유전손실, 높은 기계적강도, 및 규소에 가까운 열팽창계수를 제공한다(반도체 장치 기판이 규소일때 바람직함).
포일(38)을 위한 전기 접점이 개구(36)에 설치될 수 있다. 예컨대 접점핀(42)이 개구(36)에 설치되어 베이스(16)의 하표면(44)을 지나 필요한 만큼 멀리 외측으로 뻗을 수 있다. 핀(42)은 포일(38)과 접촉해 있을때는 땜납(46)에 의해 하표면(44)에 부착될 수 있다.
제 2 도에 있어서, 본발명의 선택적 실시예에는 뚜껑(52)과 베이스(54) 사이에 포장된 반도체장치(50)가 포함될 수 있다. 52는 대체로 평탄하고, 베이스(54)는 뚜껑(52)이 결합되는 상향으로 현수된 주연부(56)를 갖는다. 주연부(56)는, 뚜껑과 베이스가 서로 결합될때에, 장치(50)의 상표면(58)이 뚜껑(52)에 접촉되고 또한 접점영역(60)이 베이스(56)의 상표면상의 포일(62)에 접촉되게 할 수 있는 높이를 갖는다.
제 1 도의 실시예에서처럼, 제 2 도의 반도체장치 (50)는 뚜껑(52)에 결합된 상표면(58)(또는 제 2 도에 도시되지 않은 접점영역)을 가질수 있다. 복수개의 접점영역(60)이 포일(62)을 통해 접촉될 수 있고 핀(64) 및/또는 기타 접점들은 상기와 같이 개구(66)를 통해 배치될 수 있다. 추가의 예로서, 접점패드(68)가 베이스의 하표면(70) 상에 배치되어 전기전도성 플러그(72)를 통해 포일(62)과 접촉할 수 있으며, 핀으로 할 것인지 패드로 할것인지 또는 그들을 조합해서 사용할 것인지의 선택은 포장된 장치의 특정용도와 관련해서 정해진다. 이 실시 예는 비용은 더들고 세라믹 이 균열할 가능성은 높지만, 외부 크리이프가 증가하고, 반도체장치의 측벽의 냉각이 향상되고, 충돌거리가 보다 크다.
뚜껑, 베이스, 포일 및 반도체장치를 결합시키는데는 여러방법이 사용될 수 있다. 예컨대 세라믹 베이스에 결합시키기 위해서는 직접 결합 구리공정을 이용하여 구리의 "그림 액자"(80, 제1도)를 베이스의 주연부에 가하여 뚜껑이 거기에 결합되게 할 수 있다. 다른 방법으로는 납땜, 확산결합, 금-알루미늄 반응결합 또는 이들 방법의 조합이 이용될 수 있다. 납땜결합이 채용될때에는, 반도체장치, 뚜껑내부 및 그림 액자와 같은 땜질될 표면을 예비땜질을 함으로써 땜납용제가 패키지내부에 끼어 그결과 부식 및 저전압고장 문제가 발생하지 않도록 할 것이 추천된다. 필요한 경우에는 배기구가 설치될 수 있다. 화산결합 또는 금 - 알루미늄 반응결합이 이용될때에는 결합되는 표면은 편평하게하여 압력점 및 휨 모멘트를 회피되게하고 그리하여 그로인한 반도체 장치 규소기판 또는 세라믹 베이스의 균열 발생을 방지 하는 것이 바람직하다. 확산결합에서는 구리-구리, 구리-금, 또는 금-금 표면을 이용할 수 있다. 미국특허 제 5,248,901호의 명세서에는 결합방법이 개시되어 있다.
본 발명에 의하면 반도체 장치에 선(와이어)을 연결할 필요가 없으며 냉각제 욕(바쓰)을 포함하는 각종의 비우호적 환경에 이용될 수 있는 얇은 패키지가 얻어질 수 있다.
콤팩프 패키지 및 고출력 반도체장치를 밀폐적으로 포장하는 방법에는, 금속뚜껑과 세라믹 베이스 사이에 반도체장치를 배치시키고 그 뚜껑을 베이스에 결합시키는 것이 포함된다. 뚜껑은 장치의 한표면에 결합되며 장치의 반대쪽 표면상의 전기 접점들은 포일에 결합되고, 그 포일은 접점핀을 위한 베이스의 개구를 밀폐한다.
제 1 도는 본 발명의 실시예의 분해 수직 단면도이고,
제 2 도는 본 발명의 다른 실시예의 분해 수직단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10,50 반도체 장치 12 패키지
14,52 뚜껑 16,54 베이스
22,26,60 접점영역 38,62 포일
42,64 접점핀

Claims (11)

  1. 제 1의 결합 가능한 금속접점영역을 갖고 있는 제 1의 상항표면, 및 복수개의 제 2 결합 가능한 금속접점영역을 갖고 있는 제 2 의 하향 표면을 갗추고 있는 대체로 평면적인 기판을 갖고 있는 반도체장치를 포함하며,
    상기 장치의 제 1 접점영역에 결합되어 있고 상기 장치의 주연을 지나서 뻗는 주연을 갖고 있는, 전기적 및 열적 전도성인 뚜껑을 포함하며,
    상기 제 2 접점영역에 대응하여 복수개의 관통하는 개구를 갖고 있고 상기 뚜껑의 주연에 일치하는 주연을 갖고 있는, 전기절연성이고 열전도성인 베이스를 포함하며,
    상기 뚜껑과 상기 베이스는 그들의 주연부에거 결합되어 상기 장치를 안으로 밀폐밀봉하며,
    각각 상기 개구를 밀폐적으로 폐쇄하도록 상기 베이스에 결합된 제 1 편평표면 및 장치의 복수개의 제 2 접점영역중의 하나에 결합된 반대쪽 편평표면을 갖고 있는 복수개의 전기 전도성 포일을 포함하며,
    각각 상기 개구중의 하나의 안으로 위로 뻗어 상기 포일중의 하나와 전기 전도적으로 접촉하고 상기 베이스에 부착되어 있는 복수개의 접점핀을 포함하고 있으며,
    그리하여 상기 반도체 장치는 콤팩트 패키지내에 밀봉적으로 밀폐되고 상기 핀 및 상기 뚜껑을 통해 전기적으로 접촉될 수 있고, 상기 뚜껑 및 상기 베이스를통해 냉각될 수 있는 것을 특징으로 하는 밀폐적으로 포장된 반도체 장치.
  2. 제 1 항에 있어서, 상기 뚜껑은 상기 장치의 제 1 접점영역이 결합되는 편면적인 내부부분 및 그 외측에 위치하는 주위의 하향 현수부분을 갖고 있으며 상기 현수부분에는 상기 베이스가 결합되어 있고 거기서는 상기 베이스가 실질적으로 평면적인 것을 특징으로 하는 포장된 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 베이스는 상기 포일이 결합된 평면적인 내부부분 및 그 외측에 위치하고 상기 뚜껑이 결합된 주위의 상향현수부분을 갖고 있으며 상기 뚜껑은 평면적인 것을 특징으로 하는 포장된 반도체 장치.
  4. 반도체장치의 제 1 의 상향 표면위의 접점영역에 결합되어 있고 장치의 주연을 지나서 뻗는 주연을 갖고 있는 열전도성의 금속 뚜껑을 포함하며, 장치의 반대쪽의 하향표면위에 있는 접점영역들에 대응하여 관통하는 복수개의 개구를 갖고 있고 상기 뚜껑의 주연과 일치하는 주연을 갖고 있는 전기 절연성이고 열전도성의 세라믹 베이스를 포함하며,
    상기 뚜껑과 상기 베이스는 그 주연부에서 결합되어 장치를 수용하며, 각각 상기 개구를 밀폐적으로 폐쇄하도록 상기 베이스에 결합된 제 1 편평 표면 및 장치의 하향 접점 영역중의 하나에 결합된 반대쪽 편평표면을 갖고 있는, 복수개의 전기전도성 포일을 포함하며,
    또한 각각 상기 포일을 위한 전기 접점을 제공하도록 상기 개구들중의 하나의 안에 배치된 복수개의 접점수단을 포함하는 것을 특징으로 하는 양 편경표면 위에 전기접점영역을 갖고 있는 반도체장치를 위한 패키지.
  5. 제 1 의 상향 편평표면 및 복수개의 편평한 접점영역을 가진 제 2 의 하향 표면을 가진 반도체장치를 포함하며,
    상기 장치의 상기 제 1 표면과 열전도관게에 있는 편평한 내부부분을 갖고 있고 상기 장치의 주연을 넘어서 뻗는 주연을 갖고 있는 뚜껑을 포함하며,
    각각 상기 장치의 상기 접점영역중의 적어도 하나와 전기 전도관계에 있는 제 1 의 편평평면을 가진 복수개의 포일을 포함하며,
    상기 포일 각각의 반대쪽 편평표면과 전기적 절연성이고 열적 전도성인 관계에 있는 편평내부 부분을 갖고 상기 장치의 상기 제 2 접점영역에 대응하고 각각 상기 포일중의 하나로 폐쇄된 복수개의 개구를 가진, 또한 상기 뚜껑의 주연과 일치하는 주연을 가진 베이스를 포함하며,
    상기 뚜껑과 상기 베이스는 그 주연부에서 부착되어 상기 장치를 밀폐하는 것을 특징으로 하는 포장된 반도체 장치.
  6. 제 5 항에 있어서, 상기 뚜껑은 주위의 하향현수부분을 갖고 그 부분에 상기 베이스가 결합되어 있고 상기 베이스는 실질적으로 편평하며 상기 베이스는 주위의 상향현수부분을 갖고 그 부분에 상기 뚜껑이 결합되여 있고 상기 뚜껑은 평면적인것을 특징으로 하는 포장된 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 뚜껑은 전기적으로 전도성이고 상기 장치의 상기 제 1표면은 전기전도적 관계로 상기 뚜껑에 부착되는 제 2 편평 접점 영역을 포함하고 있으며,
    상기 개구는 상기 포일에 의해 밀폐되어 있고 상기 뚜껑과 상기 베이스는 결합되어 장치를 밀폐적으로 밀봉하는 것을 특징으로 하는 포장된 반도체 장치.
  8. 제 1 의 상향 편평평면 및 복수개의 편평 접점영역을 가진 제 2 의 하향평면을 가진 반도체 장치를 패키지내에 밀폐적으로 밀봉하고 상기 장치로 부터의 열전단을 증진시키는 방법에 있어서,
    (a) 복수개의 접점 영역에 대응하고 각각 한 포일에 의해 밀폐적으로 밀봉된 복수개의 개구를 갖고 있으며 장치의 주연을 지나서 뻗는 주연을 갖고 있는 전기 절연성이면서 열전도성의 세라믹 베이스의 편평한 내부부분에 복수개의 포일의 제 1 편평표면을 결합시키는 단계;
    (b) 베이스의 주연과 일치하는 주연을 가진 뚜껑의 편평 내부부분을 장치의 제 1 표면에 열전도적 관계로 결합시키는 단계;
    (c) 포일의 반대쪽 각 편평표면을 복수개의 접점영역에 결합시키는 단계; 및
    (d) 상기 뚜껑과 베이스를 그들의 일치하는 주연에서 결합하여 상기 장치의 내부를 밀폐적으로 밀봉하는 단계로 되어 있는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 장치의 제 1 표면은 편평한 제 1 접점영역을 가지며, 상기 뚜껑은 전기적으로 전도성이며,
    상기 단계(a)는 상기 장치가 상기 뚜껑을 통해 전기적으로 접촉 가능하도록 제 1 접점영역을 상기 뚜껑에 결합시키는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 8 항 또는 제 9 항에 있어서, 접점핀을 복수개의 각 개구내에 삽입하여 포일과 전기 전도적 관계에 놓이게 하고, 그리하여 장치가 핀을 통해 전기적으로 접촉될 수 있게 하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서, 뚜껑은 단계(d)에서 베이스가 결합되는 주연의 하향 현수부분을 갖고 베이스는 평면적이며 베이스는 단계(d)에서 뚜껑이 결합되는 주연의 상향 현수 부분을 갖고 뚜껑은 평면적인 것을 특징으로 하는 방법.
KR1019950000108A 1994-01-06 1995-01-05 고출력반도체장치용밀폐패키지 KR100364681B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/217,801 US5446316A (en) 1994-01-06 1994-01-06 Hermetic package for a high power semiconductor device
US08/217801 1994-01-06
US8/217,801 1994-01-06

Publications (2)

Publication Number Publication Date
KR950034709A KR950034709A (ko) 1995-12-28
KR100364681B1 true KR100364681B1 (ko) 2003-02-26

Family

ID=22812591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950000108A KR100364681B1 (ko) 1994-01-06 1995-01-05 고출력반도체장치용밀폐패키지

Country Status (5)

Country Link
US (2) US5446316A (ko)
EP (1) EP0662711A1 (ko)
JP (1) JPH07254663A (ko)
KR (1) KR100364681B1 (ko)
CA (1) CA2139452A1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805427A (en) * 1996-02-14 1998-09-08 Olin Corporation Ball grid array electronic package standoff design
JPH09321175A (ja) * 1996-05-30 1997-12-12 Oki Electric Ind Co Ltd マイクロ波回路及びチップ
US6075289A (en) 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
US6037193A (en) * 1997-01-31 2000-03-14 International Business Machines Corporation Hermetic sealing of a substrate of high thermal conductivity using an interposer of low thermal conductivity
US6157076A (en) * 1997-06-30 2000-12-05 Intersil Corporation Hermetic thin pack semiconductor device
US6040625A (en) * 1997-09-25 2000-03-21 I/O Sensors, Inc. Sensor package arrangement
US6062461A (en) * 1998-06-03 2000-05-16 Delphi Technologies, Inc. Process for bonding micromachined wafers using solder
FR2790905A1 (fr) * 1999-03-09 2000-09-15 Sagem Composant electrique de puissance a montage par brasage sur un support et procede de montage correspondant
FR2793350B1 (fr) * 1999-05-03 2003-08-15 St Microelectronics Sa Protection d'une puce semiconductrice
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
US6651186B1 (en) * 2000-04-28 2003-11-18 Sun Microsystems, Inc. Remote incremental program verification using API definitions
US6930397B2 (en) * 2001-03-28 2005-08-16 International Rectifier Corporation Surface mounted package with die bottom spaced from support board
US7692211B1 (en) * 2001-07-03 2010-04-06 Silicon Power Corporation Super GTO-based power blocks
US6873043B2 (en) * 2003-03-10 2005-03-29 Delphi Technologies, Inc. Electronic assembly having electrically-isolated heat-conductive structure
AU2003901146A0 (en) * 2003-03-12 2003-03-27 Cochlear Limited Feedthrough assembly
US7091601B2 (en) * 2004-04-30 2006-08-15 Philliber Joel A Method of fabricating an apparatus including a sealed cavity
US7897436B2 (en) * 2004-11-26 2011-03-01 Stmicroelectronics, S.A. Process for packaging micro-components using a matrix
TWI365516B (en) * 2005-04-22 2012-06-01 Int Rectifier Corp Chip-scale package
US20070215997A1 (en) * 2006-03-17 2007-09-20 Martin Standing Chip-scale package
JP4961398B2 (ja) * 2008-06-30 2012-06-27 株式会社日立製作所 半導体装置
JPWO2011058834A1 (ja) * 2009-11-11 2013-03-28 株式会社村田製作所 電子部品および素子用パッケージ並びにこれらの製造方法
JP5372175B2 (ja) * 2009-12-18 2013-12-18 三菱電機株式会社 電子部品パッケージ
US20120090681A1 (en) * 2010-10-14 2012-04-19 Millennium Communication Co., Ltd. Package structure of concentrated photovoltaic cell and fabrication method thereof
CN102324407A (zh) * 2011-09-22 2012-01-18 日月光半导体制造股份有限公司 半导体封装件及其制造方法
RU2489769C1 (ru) * 2011-12-28 2013-08-10 ООО "Научно-производственное предприятие "Томилинский электронный завод" Герметичный корпус для полупроводникового прибора или интегральной схемы свч-диапазона
US20140238726A1 (en) * 2013-02-28 2014-08-28 Cooper Technologies Company External moisture barrier package for circuit board electrical component
US10431509B2 (en) * 2014-10-31 2019-10-01 General Electric Company Non-magnetic package and method of manufacture
US10804173B2 (en) * 2015-10-16 2020-10-13 Advanced Semiconductor Engineering, Inc. Lid structure and semiconductor device package including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4646129A (en) * 1983-09-06 1987-02-24 General Electric Company Hermetic power chip packages
WO1993014517A1 (en) * 1992-01-21 1993-07-22 Harris Corporation Semiconductor devices and methods of assembly thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3723836A (en) * 1972-03-15 1973-03-27 Motorola Inc High power semiconductor device included in a standard outline housing
US4445274A (en) * 1977-12-23 1984-05-01 Ngk Insulators, Ltd. Method of manufacturing a ceramic structural body
GB2146174B (en) * 1983-09-06 1987-04-23 Gen Electric Hermetic power chip packages
US5184211A (en) * 1988-03-01 1993-02-02 Digital Equipment Corporation Apparatus for packaging and cooling integrated circuit chips
US5103290A (en) * 1989-06-16 1992-04-07 General Electric Company Hermetic package having a lead extending through an aperture in the package lid and packaged semiconductor chip
US5018002A (en) * 1989-07-03 1991-05-21 General Electric Company High current hermetic package including an internal foil and having a lead extending through the package lid and a packaged semiconductor chip
US4987478A (en) * 1990-02-20 1991-01-22 Unisys Corporation Micro individual integrated circuit package
US5139972A (en) * 1991-02-28 1992-08-18 General Electric Company Batch assembly of high density hermetic packages for power semiconductor chips

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4646129A (en) * 1983-09-06 1987-02-24 General Electric Company Hermetic power chip packages
WO1993014517A1 (en) * 1992-01-21 1993-07-22 Harris Corporation Semiconductor devices and methods of assembly thereof

Also Published As

Publication number Publication date
CA2139452A1 (en) 1995-07-07
US5446316A (en) 1995-08-29
EP0662711A1 (en) 1995-07-12
JPH07254663A (ja) 1995-10-03
US5577656A (en) 1996-11-26
KR950034709A (ko) 1995-12-28

Similar Documents

Publication Publication Date Title
KR100364681B1 (ko) 고출력반도체장치용밀폐패키지
US4907067A (en) Thermally efficient power device package
US4092697A (en) Heat transfer mechanism for integrated circuit package
EP0594395B1 (en) Semiconductor power module
US4670771A (en) Rectifier module
EP0084866A2 (en) Semiconductor casing
JPH11330283A (ja) 半導体モジュール及び大型半導体モジュール
JPH0129068B2 (ko)
JP3129020B2 (ja) 半導体装置
US4266089A (en) All metal flat package having excellent heat transfer characteristics
JPH08306856A (ja) マルチチップ・パッケージの作成方法
US5200640A (en) Hermetic package having covers and a base providing for direct electrical connection
JP2001035968A (ja) ボールグリッドアレイを具えるパワー半導体実装パッケージ
JPH0118583B2 (ko)
US3735208A (en) Thermal fatigue lead-soldered semiconductor device
JP2004235566A (ja) 電力用半導体装置
JP2001217333A (ja) 気密封止型半導体パッケージ
US3254393A (en) Semiconductor device and method of contacting it
JPS5892241A (ja) 半導体装置用容器
US5034044A (en) Method of bonding a silicon package for a power semiconductor device
JPS62291051A (ja) 気密半導体パツケ−ジとその形成方法
US5133795A (en) Method of making a silicon package for a power semiconductor device
KR102536643B1 (ko) 반도체 패키지
JPS61225829A (ja) 半導体装置
US5313091A (en) Package for a high power electrical component

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051129

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee