JPS62291051A - 気密半導体パツケ−ジとその形成方法 - Google Patents

気密半導体パツケ−ジとその形成方法

Info

Publication number
JPS62291051A
JPS62291051A JP62106524A JP10652487A JPS62291051A JP S62291051 A JPS62291051 A JP S62291051A JP 62106524 A JP62106524 A JP 62106524A JP 10652487 A JP10652487 A JP 10652487A JP S62291051 A JPS62291051 A JP S62291051A
Authority
JP
Japan
Prior art keywords
cover
semiconductor package
semiconductor
base
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62106524A
Other languages
English (en)
Inventor
ビクター・アルバート・ケイス・テンプル
アレクサンダー・ジョン・ヤーマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of JPS62291051A publication Critical patent/JPS62291051A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4295—Coupling light guides with opto-electronic elements coupling with semiconductor devices activated by light through the light guide, e.g. thyristors, phototransistors
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4204—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H01L23/08—Containers; Seals characterised by the material of the container or its electrical properties the material being an electrical insulator, e.g. glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Light Receiving Elements (AREA)
  • Micromachines (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 本発明は、一般に半導体チップに形成されたデバイス用
のパッケージに関し、特にこのような１つ以上のチップ
形デバイスを密閉するための経済的な半導体材料製の熱
放散性パッケージに関する。
このパッケージは密閉されるデバイスの熱膨張係数にほ
ぼ合った熱膨張係数を有するようにすることができる。
また、半導体パッケージ材料中に導電性コンタクト領域
を形成するか、またはその代りに半導体材料を貫通する
適当な気密結合部または接続部を形成することによって
、密閉したデバイスを外部に接続することができる。デ
バイス電極のパターンと整合するように導電性領域のパ
ターンを形成して、デバイス電極と導電性コンタクト領
域との間の接触面積を最大にすることができる。
発明の背景 従来、半導体デバイスは半導体基板に形成されて、プラ
スチック・パッケージ内に封入されている。プラスチッ
ク・パッケージは半導体チップを密閉するために例えば
シリコーンまたはプラスチック材料で充填されて、準不
浸透性のチップ・パッケージを構成している。場合によ
っては、チップを別の基板上に取り付けることにより、
取扱いを容易にすると共に、チップに対する機械的強度
を増大させて、チップが衝撃または他の機械的なストレ
スに耐え得るようにしている。このような基板はセラミ
ックス、ガラスおよび低膨張合金で作られている。一般
に、チップは基板に固着され、チップとチップの周囲の
基板上に設けられた接続パッドとの間の接続はワイヤボ
ンディングにより行われている。チップに対する外部接
続は基板に設けられた接続パッドに接続することによっ
て行なわれていた。
しかしながら、上述したパッケージには多くの欠点があ
った。例えば、高電力デバイスを有するチップでは重大
な熱放散の問題が生じる。基板材料がチップ材料と異な
る場合には、熱応力がチップと基板との間に発生し、こ
れによりチップのひび割れや変形が生じてデバイスの性
能悪化や故障を生じる場合があった。従来のパッケージ
においでは、チップから発生する熱はチップの単一面の
一部分のみから放散されていた。これはチップの１つの
面のみが熱伝導性のヒートシンクに接触しているからで
ある。熱を発生するチップからの熱放散が不十分である
場合には、半導体デバイスが良好に動作しなくなり、デ
バイスに漏洩電流が発生したり熱破壊が生じることがあ
った。更に、密閉チップ・パッケージ内が温度が高くな
ると、しばしば密閉材料の劣化やひび割れが生じ、パッ
ケージ内に空気または水分が侵入することがあった。
特に熱放散性が貧弱であるパッケージにおいては、熱が
蓄積して、チップと基板との間に一般的に使用されてい
るはんだ接合部を溶融するほどになることがあった。更
に、パッケージが放射線環境内で使用され、かつ内部に
例えば金のワイヤまたは高原子番号の他のワイヤを用い
たワイヤ接続部を有する場合には、特にＸ線を吸収しや
すく、このためワイヤが蒸発してデバイスの故障を生じ
させることがあった。
＝　　１２　一 本発明の目的は、機械的衝撃に十分耐えることができる
改良された密封半導体エンクロージャまたはパッケージ
を提供することにある。
本発明の他の目的は、デバイス電極とパッケージの端子
とを相互接続するのに従来必要であったワイヤボンディ
ングをしなくてすむ気密半導体パッケージを提供するこ
とにある。
本発明の更に別の目的は、密閉されるチップの熱膨張係
数にほぼ等しい熱膨張係数を有する半導体材料を使用し
て、パッケージ内の熱応力が最小になるようにした全て
半導体の気密パッケージを提供することにある。
本発明の更に他の目的は、熱放散特性を改良した、半導
体チップおよび電力素子用の気密半導体パッケージを提
供することにある。
本発明の更に他の目的は、２つ以上の表面から熱を効率
よく放散する気密半導体パッケージを提供することにあ
る。
本発明の別の目的は、放熱にも使用することができる外
部電極を有する気密半導体パッケージを提供することに
ある。
本発明の他の目的はパッケージの一部をグレーディング
抵抗として使用することかできる半導体パッケージを提
供することにある。
本発明は、チップ形半導体デバイスを気密に密閉するた
めの、はとんど完全に半導体材料で形成されたエンクロ
ージャすなわちパッケージを提供する。好適実施例にお
いては、パッケージは高導電性半導体基部と、この基部
」二に配設されて基部と封１１〕係合する高抵抗性ポリ
シリコンまたは酸素ドープ・ポリシリコンの側壁スペー
サと、この側壁スペーサに封止係合する半導体カバーと
を有する。側壁スペーサと基部との組合せは中央部にチ
ップ受入れ開口部を画成する。１つ以上の導電性コンタ
クト・ワッシャを密閉されたチップ形デバイスの上面の
上に設けて、このデバイスの端子を半導体カバーの適当
な部分に接続するインタフェースを構成することができ
る。
例えば特定のチップ形デバイスのアノード、カソードま
たはゲート電極への接続は多くの方法によって行なうこ
とができる。デバイスの１つの電極は例えば高導電性コ
ンタクト・ワッシャによって半導体パッケージの一部に
接続することができる。一実施例においては、半導体パ
ッケージの特定の部分を高濃度にドープして、高導電性
コンタクト・ワッシャと整合するように前記特定部分を
貫通する導電性領域を設定することができる。高導電性
コンタクト・ワッシャは密閉されたチップ形デバイスの
所望の電極に直接接続される。別の実施例においては、
高導電性のコンタクト・ワッシャまたは密閉されたデバ
イスの電極と整合するパッケージの部分に開口部が形成
される。この開口部は例えばレーザー穿孔によって形成
できる。
この開口部は導電性材料で再充填して封止することによ
り、パッケージを貫通する気密な導電性通路を形成する
。光応答デバイスを対象とする更に別の実施例において
は、パッケージの一部を貫通する孔を形成して、密閉さ
れた光応答デバイスの選択された光反応領域に光信号を
照射できるようにする。別の実施例においては、密閉さ
れせたデバイスがマイクロ波信号のような他の電磁信号
に応答することができる場合、パッケージにこの電磁信
号をデバイスに結合する手段が設けられる。
別の実施例においては、半導体パッケージの基部および
カバー部材の外面を構造化銅のような熱伝導性インタフ
ェース材料の層で被覆して、例えば液冷式金属ヒートシ
ンクのような外部放熱媒体へのパッケージの固着を容品
にし、これによりパッケージ内に封入されたデバイスに
よって発生される熱を更に放散して、デバイスとパッケ
ージとの間の熱応力を防止または低減することができる
。
更に別の実施例においては、半導体パッケージを少なく
とも部分的にゴム取付部またはハウジング内に密閉して
、衝撃吸収保護機能を付加させることができる。
更に他の代りの実施例においては、半導体デバイスを含
むチップをパッケージの基部部祠として使用し、側壁を
例えばチップ面上にガラスまたは酸化物層を堆積して成
形することによって形成することができる。半導体カバ
ー部材はデバイスの露出している部分を密閉するように
上記側壁に対して設けられる。前述したように、デバイ
スの電極に対する接続は半導体パッケージの中に高導電
性領域を形成することによって行うことができる。
この領域はデバイスの適当な電極と整合させて電気的に
接触させることができる。この代りとして、デバイスの
適当な電極と電気的に接続するようにパッケージの１つ
以上の部分を貫通する気密な導電性通路を設けることが
できる。
電極と整合するパッケージの部分は、代りの実施例にお
いては、パッケージの１つ以−にの部祠上に設けられた
金属のような導電性材料の層を含んでおり、これにより
パッケージの内部および外部のデバイス内接続およびデ
バイス間接続を行うことができる。一実施例においては
、金属は蒸着または化学堆積法によって堆積して、所望
のパターンにエツチングすることができる。
本発明の気密半導体パッケージはチップ形デバイスに対
するエンクロージャを構成するもので、デバイスの熱発
生速度にほぼ等しいかまたはそれより大きい速度で容易
に熱を吸収する能力を有しており、チップ形デバイスか
らパッケージへ、次いでパッケージから外部環境への熱
の放散を促進改善する。また、この改良された半導体パ
ッケージはデバイス電極からパッケージを通って選択さ
れた外部端子に接続するためのワイヤボンドおよびコン
タクト・フィンガの必要性を低減または除去し、パッケ
ージの気密性が害なわれる恐れのある箇所の数を低減す
る。更に、従来使用されていた金のワイヤボンド接続を
省略することができ、このため故障の生じ易い箇所を少
なくすることができる。また、パッケージは密閉された
チップおよびその関連する接続部を周囲の放射線から保
護して、潜在的な別の故障源を排除する。
本発明の新規な特徴は特許請求の範囲に記載されている
通りであるが、本発明自身の構成および動作の方法、な
らびに他の目的および利点は添付の図面を参照した次の
詳細な説明からよりよく理解されよう。
本発明は、種々の異なる半導体材料から製造される広い
範囲の半導体素子に適用し得るものである。現在人手し
得る大多数の半導体素子はシリコン・デバイスまたはシ
リコン・チップ内に形成されたデバイスであり、そのた
め本発明が適用される通常の用途はほとんどシリコン基
板に形成されたデバイスと考えられる。更に、以下の説
明ではこのようなシリコン＞４ｔ、導体デバイスを対象
として好適実施例の説明を行なっているが、これらは本
発明の幾つかの好適実施例を示したものに過ぎず、本発
明の用途を制限するものではないことに留意されたい。
更に、デバイスおよびパッケージの両方が同じ半導体材
料で形成されている場合に特に好適な結果が達成される
ものであるが、本発明はデバイスの半導体材料がパッケ
ージの半導体材料と異なっている場合をも含むものであ
る。しかしながら、パッケージの熱膨張係数がチップ形
デバイス（チップに形成されたデバイス）の熱膨張係数
に非常に接近しているかまたは整合していることがパッ
ケージとデバイスとの間の熱応力を避けるために重要な
ことである。
第１図、第１ａ図、第２図、第３図、第４図、第５図、
第６図、第７図、第８図および第９図において、本発明
の説明を理解するために、対応する部品は同じ符号で示
されている。第１図に示すように、本発明による半導体
パッケージ１０は半導体チップ形デバイス１２を内部に
気密に密閉する。図示例においては、デバイス１２はシ
リコン・デバイスであり、デバイスの−１−面１４に横
方向に間隔をおいて配置された第１、第２および第３の
メタライズ電極１３ａ、１３ｂ、および１３ｃを有する
。全半導体パッケージ１０の構成部品は以下に詳細に説
明するが、好適実施例においては、これらの部品は半導
体材料で構成され、この半導体材料はデバイスの材料と
本質的に同じであり、これにより例えばデバイスからパ
ッケージへの熱の伝達を改良し、また相異なる材料で形
成した場合に比べてデバイス１２とパッケージ１０との
間に生じる熱応力を最小する。この例では、パッケージ
１０ならびにデバイス１２を構成するチップはシリコン
半導体から形成される。
本発明の半導体パッケージ１０は基部部材１５、側壁部
材２０およびカバー部月３０で構成される。
基部部材１５は実質的に平坦であり、円形またはディス
ク形の形状を有する。基部１５は典型的には５乃至３０
ミルの範囲の厚さを有するシリコン・ウェーハである。
好適実施例においては、基部１５は例えば高抵抗性ポリ
シリコン（ＨＲＰＳ）と呼ばれる約１０６オーム・ａｍ
の高い抵抗率を有するポリシリコン・ウェーハから形成
することができる。他の好適実施例においては、基部１
５は例えば約１０８オーム・ａｍの抵抗率を有する酸素
ドープ・ポリシリコン（ＯＤＰＳ）から形成することが
できる。
基部１５の中央部分はチップ形の半導体デバイス１２を
受け入れるようになっている。半導体デバイス１２の側
面２６より外側の基部１５の周辺部分の上面１６は露出
しており、この」二面１６はパッケージ１０の側壁部材
２０を受けて、それと封止係合する。側壁２０は例えば
ＨＲＰＳまたはＯＤ’ＰＳのような高い抵抗率を有する
半導体月利の円形または円筒形のワッシャ３５で形成す
ることができる。第１図に示されている本発明のパッケ
ージ・システムの断面図では、このワッシャ形の側壁２
０の一部がパッケージ１０の左右の両側部に示されてい
る。従って、側壁２０か、はぼ平坦な下面２１および」
二面２２、ならびにほぼ円筒状の外面２３および内面２
４を持つ環状の形状を有することを理解されたい。好適
実施例においては、側壁２０の下面２１は基部１５の周
辺部分の下面１６に接触して気密シールを形成するよう
に係合する。側壁２０の」二面２２はカバー３０の下面
２８に接触して気密シールを形成するように係合する。
カバー３０．側壁２０および基部１５は例えば共融結合
、熱圧縮結合、はんだ結合等によって互いに気密封止す
ることができる。代りに、対応する面をメタライズした
場合には、電子ビーム溶接を使用することによりパッケ
ージ１０を気密封止することができる。
半導体の側壁２０の外面２３はパッケージの横方向の範
囲を定め、側壁２０の内面２４は基部１５と組み合わさ
って半導体デバイス１２を受け入れる四部を構成する。
好適実施例においては、側壁２０は、半導体デバイス１
２を構成するチップの厚さよりも大きい厚さを有する。
側壁２０の典型的な厚さは１５乃至４０ミルの範囲であ
る。別の好適実施例においては、側壁の厚さは半導体デ
バイスのチップとコンタクト・ワッシャ２５（後で説明
する）の厚さの和にほぼ等しい厚さにする。
半導体デバイス１２は典型的には実質的に平坦な半導体
基板すなわちチップに形成される。図示の例においては
、メタライズ電極１３ａ乃至１３Ｃがチップの」二面１
４」二に配置され、このため電極１３ａ乃至１３ｃは基
部１５の平面にほぼ平行な平面内に配置されている。
また、カバー部材３０はシリコン・ウェーハのような半
導体材１１、例えば前述したＨ　ＲＰ　Ｓまたは０ＤＰ
Ｓのような１導体材料で形成することができる。カバー
部材３０はほぼ平坦であって、はぼ平行なＦ面２８およ
び一七面２９を有する。図示の実施例においては、カバ
ーは円形またはディスク形であり、その厚さは５乃至１
５ミルの範囲である。カバー部材３０の下面２８の周辺
部分は側壁ワッシャ２０の上面２２に接触して係合する
ように設計され、パッケージ１０内に半導体デバイス１
２を密閉して気密封止する。
好適実施例においては、パッケージ１０は外部のデバイ
ス（図示せず）と内部のデバイス１２との間で信号を結
合する手段を含む。図示の実施例においては、カバー部
材３０に１つ以上の外部端子３１が設けられる。また、
カバー３０は外部端子３１と内部のデバイス１２の電極
１３との間で信号を結合する手段を含む。第１図に示す
例においては、メタライズ電極１３ａ、１３ｂおよび１
３ｃは例えばデバイスのアノード、カソードおよびゲー
ト電極をそれぞれ構成する。同様に、カバー部材３０は
第１、第２および第３の外部端子３１ａ、３１ｂおよび
３１ｃを有し、これらの端子はデバイス１２の対応する
電極１３ａ、１３ｂおよび１３ｃにそれぞれ接続される
ようになっている。外部端子３１ａ、３１ｂおよび３１
ｃを電極１３ａ、１３ｂおよび１３ｃにそれぞれ相互接
続する手段は、この例においては、３つの対応する高導
電性領域３２ａ、３２ｂおよび３２ｃで構成される。こ
れらの高導電性領域は半導体デバイス１２の対応する電
極１３ａ、１３ｂおよび１３ｃとそれぞれ整合したカバ
ー３０の部分中に形成される。これらの高導電性領域は
多くの方法で形成することができ、パッケージ１０を形
成するカバー３０、側壁２０おにび基部１５の最終組立
ての前に形成することが好ましい。これらの高導電性領
域を作るためには、例えばカバー３０の中の選択された
領域の導電率をその領域の表面のみでなく、その選択さ
れた領域のカバーの下面２８からカバーの上面２９まで
の全断面にわたって変更して、カバー３０を貫通する導
電性の領域にする。
カバー３０中に導電性領域３２ａ乃至３２Ｃを形成する
第１の好適方法は、カバー３０を絶縁酸化物層で被覆し
、半導体デバイス１２の電極１３ａ乃至１３ｃに対応し
て導電性にすべきカバー３０中の領域を選択し、この導
電性にすべき領域の上の酸化物層を貫通する窓をあけ、
この窓を介して選択された領域の導電率を増大する処理
を行うことである。
本技術分野に専門知識を有する者に知られているように
、選択された領域の導電率はこの領域のドーピング濃度
を増大することによって増大させることができる。一実
施例においては、この領域の不純物濃度を１０２２ドー
パント／Ｃｃ以上の濃度まで増大することができる。半
導体の不純物濃度は、例えばジョン・ウィリ・アンド・
サンズ（Ｊ。
ｈｎ　Ｗｌｌｅｙ　ａｎｄ　５ｏｎｓ　）社により１９
６８年に発行されたグラブ（Ｇｒｏｖｅ　）の著書［フ
ィジックス・アンド・チクノロシイ・オブ・セミコンダ
クタ・デバイシズ（ＰＩ＋ｙｓｌｃｓ　ａｎｄ　Ｔｅｃ
ｈｎｏｌｏｇｙ　ｏｆＳｅＩＩ］ｉｃ。
ｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ　）　Ｊの３５−７８
頁に記載されているように、半導体に不純物を拡散する
ことによって増大することができる。代りとして、カバ
ー３０の選択された領域３２の導電率および不純物濃度
は、ジョン・ウィリ・アンド・サンズ社により１９８１
年に発行されたスズ（Ｓｚｅ）の著書［フィジックス・
オブ・セミコンダクタデバイシズ（Ｐｈｙｓｉｃｓ　ｏ
ｆ　Ｓｏｏ＋ｊｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ）
　Ｊ第２版、６４−６６頁に記載されているように、イ
オン注入に続いて拡散を行なう処理のような他の周知の
方法によっても変更することができる。
更に別の好適実施例においては、カバー３０の選択され
た領域３２の導電率は、例えばカバーを貫通する導電性
通路を形成することによって変更することができる。例
えばレーザーによってカバー部材３０を貫通する孔を形
成し、それからこの孔を銅のような導電性月利で再充填
する。適当な技術が、［ジャーナル・オブ・アプライド
・フィジックス（Ｊｏｕｒｎａｌ　ｏｆ’　ＡｐｐＨｅ
ｄ　Ｐｂｙｓｌｃｓ）　Ｊ第５３巻（１９８２年１２月
＞９１５４−９１６４頁に所載のチーアール・アンソニ
（ＴＲＡｎｔｈｏｎｙ）による論文「レーザー穿孔およ
び拡散によるダイオードの形成」および「ジャーナル・
オブ拳アプライド・フィジックス」第５２巻（１９８１
年８月）５３４０−５３４９頁に所載の論文「半導体つ
ニ一ハを貫通する電気相互接続部の形成」に記載されて
いる。更に別の技術は米国特許第４，１７０゜４９０号
に開示されている熱勾配帯域溶融法を用いる技術である
。
次に、第１ａ図を参照すると、第１図の点線内に囲んで
示した部分の拡大分解図が示されている。
導電性領域３２ａの内面は金属、例えば銅のような導電
性材料２７で被覆して、カバー３０の導電性領域３２と
半導体デバイス１２の電極１３との間の低抵抗電気的接
続を容易にする。導電性材料２７に例えば再流動可能な
はんだを設けて、カバー３０の導電性領域３２とデバイ
ス１２の対応する電極１３との間のはんだ結合による接
続を容易にすることができる。再流動可能なはんだは加
熱してから冷却することにより、例えばデバイスの電極
１３とカバー３０の対応する領域３２との間にはんだ結
合部を形成して、両者を電気的および機械的に接続する
。更に、導電性材料２７と同様な導電性材料をカバー３
０の下面すなわち内面２８」二または基部１５の」二面
１６上にメタライズ導電路として被着させて、チップ内
およびチップ間接続を形成することができる。
カバー３０は側壁２０の」二面２２に取り付けられ、基
部１５１−に前もって配置された半導体デバイス１２を
密閉して気密封止する。カバー３０の導電性領域３２ａ
、３２ｂおよび３２ｃはデバイスの電極１３ａ、１３ｂ
および１３ｃとそれぞれ物理的および電気的に接続され
て、密閉されたデバイス１２がカバー３０を通って外部
と電気的に接続できるようする。第１図に示していない
が、好適実施例においては、導電領域３２ａ乃至３２Ｃ
は圧接によってデバイスの電極１３ａ乃至１３Ｃにそれ
ぞれ直接接続することができる。この種の直接接続は、
カバー３０の導電性領域３２ａ５３２ｂおよび３２ｃが
所要の低い抵抗の電気的接続を形成するために好ましい
圧力範囲内の圧力でデバイスのそれぞれの電極１３ａ、
１３ｂおよび１３ｃに接触するように、パッケージのそ
れぞれの部材の寸法の５′１容差を非常厳密に定める必
要がある。パッケージの部材の寸法の許容差があまりに
大きすぎると、例えば接触圧力が不十分になって、接触
抵抗が好ましくない高い値になる。また、圧力があまり
に大きすぎると、パッケージ１０やデバイス１２にひび
割れが生じたり歪みが生じることがある。いづれの場合
にもパッケージされたデバイスは仕様に合わないことに
なる。
小さな寸法上の不整合は、パッケージ内にコンタクト・
ワッシャ２５を設け、このコンタクト・ワッシャを適当
な圧力が得られるように適当な寸法にしてパッケージの
他の部材と組み合わせることにより克服すなわち調節す
ることができる。代りの方法として、この問題は例えば
第１図に示す別の好適実施例によって克服することがで
きる。
この実施例においては、コンタクト・ワッシャ２５は弾
性圧縮可能な高導電性のコンタクト・ワッシャであり、
デバイスの電極１３をパッケージ１０の対応する導電性
領域３２に対して導電的かつ弾性的に接続する。図示の
３つの電極を有する実施例においては、３つのコンタク
ト・ワッシャ２５ａ、２５ｂおよび２５ｃが半導体デバ
イス１２の電極１３ａ、１３ｂおよび１３ｃとカバー３
０の導電性領域３２ａ、３２ｂおよび３２ｃとの間にそ
れぞれ配置される。コンタクト−ワッシャ２５は例えば
圧縮可能な弾性および高導電率を有するように構造化銅
で形成することかできる。図示の実施例においては、カ
バー３０の導電性領域３２ａ、３２ｂおよび３２ｃはデ
バイスの電極１３ａ　ｓ　１３　ｂおよび１３ｃの上方
にそれらと整合して設けられ、すなわちこれらの電極か
ら離間してそれらと整列している。前述した再流動可能
なはんだを設けた導電性材料２７を」二記実施例にも用
いて、カバーの領域３２を対応するコンタクト・ワッシ
ャ２５に機械的および電気的に接続することができる。
基部１５、側壁２０およびカバー３０から成る前述した
組立体による別の利点は、側壁をグレーディング（ｇｒ
ａｄｉｎｇ　）抵抗として使用できることである。第１
図に示すように、側壁２０はカバー３０および基部１５
の側縁を越えて横方向に突出している。側壁のこの横方
向への突出部は例えば−３１＝ レーザビームによって調節して、カバー３０および基部
１５を通るデバイス用の適当なグレーディング抵抗を形
成することができる。この構造はサイリスタに適用した
場合に特に有利であり、動作抵抗を緊密に整合させた最
終デバイスを形成するのに有益である。基部１５の」二
面およびカバー３０の下面２８に伝導性通路を設けて、
デバイス１２の適当な電極１３をパッケージ１０の側壁
２０によるグレーディング抵抗と並列に接続することが
できる。
別の実施例（図示せず）においては、カソードのような
単一の電極１３のみがデバイス１２の」二面に形成され
、アノードのような単一の電極がデバイス１２の下面に
形成される。この場合、カバー部材１５および基部部材
３０は高導電性の半導体材料で形成され、適当な抵抗率
を有するスペーサとして構成された側壁２０によって互
いに分離される。特に、側壁（スペーサ）２０の抵抗率
は適当なグレーディング抵抗を形成するように選択され
る。この場合、側壁は特定のサイリスタ用のグレーディ
ングまたは整合抵抗として作用して、このデバイスに供
給される電流の内の一部を選択または制御して基部１５
、側壁２０およびカバー３０を通ってアノードおよびカ
ソード電極間に流し、これにより例えば２つ以上のサイ
リスタを互いに整合させて並列に連結台することができ
る。
更に、第１図および第３図に示すように、スペーサすな
わち側壁２０は正常な雰囲気状態下でブレークダウンを
避けるのに十分な長さの表面通路を基部１５およびカバ
ー３０間、即ちアノードおよびカソード電極間に与える
ようにすべきである。
本発明による全て半導体の気密パッケージ１０の部分断
面斜視図が第２図に示されている。チップ形デバイス１
２が基部１５−１−に配設され、側壁２０より囲まれ、
カバー３０により閉止されている。カバー３０の中の選
択された領域３２はデバイスの電極の一部分の形状に対
応する形状に形成された導電性パターンを有している。
パッケージが組み立てられたとき、領域３２はコンタク
ト・ワッシャ２５と係合して電気的に接続され、このコ
ンタクト−ワ・ソシャ２５はデバイス１２のに山ｊに設
けられている対応する電極と電気的に接触する。図示の
例では、デバイス１２の上面には半円形または湾曲した
形状のカソード電極４１か設けられている。デバイス１
２のに面の中央部分にはゲート領域を含み、このゲート
領域七にはゲート・メタライズ層４４が設けられている
。デバイスの両電極４１および４４はコンタクト・ワッ
シャ２５によってカバー３０の導電性領域３２ａおよび
３２ｂにそれぞれ接続される。図示するように、カソー
ド電極４１の形状はカバー３０中に形成されている導電
性領域３２とほぼ同じ形状を有し、ていて、導電性領域
３２ｂ近くで終端しており、これによりデバイス１２の
電極４１とパッケージの端子３１との間の電気的接触が
最大になる。
また、ゲート電極４４はカバー３０の導電性領域３２ｂ
に接続され、この導電性領域はまた側壁２０の」二面２
２−Ｌのメタライズした導電路４６に接触する。導電路
４６はカバー　３０と側壁２０との間に延在し、側壁の
グレーディング抵抗に対する接続部として使用されるか
、または代りにゲート電極に対する外部のコンタクト・
パッドとして使用される。
多くの例においては、デバイス１２はカバー３０とデバ
イス１２との間の１０乃至１５％の位置ずれを許容する
のに十分な寸法の接触領域を有する。しかしながら、別
の実施例においては、デバイス１２およびその電極と正
確な対応関係にカバー３０および導電性領域３２を配置
することが必要である。この場合には、カバー３０は意
図する位置の１乃至２ミル以内に正確に位置付けること
ができる。
第３図の別の好適実施例においては、デバイス１２は基
部１５、側壁２０およびカバー３０よりなる気密半導体
パッケージ１０内に配置されている。こ＼で「気密（ハ
ーメチック）」という用語の意味を正確に理解すること
は最良のことと思われる。特に、例えば光バイブの挿入
が可能なようにカバー３０を貫通して以下に説明する開
口部５０が設けられた場合でも、パッケージ１０はデバ
イス１２を気密に封＋にしているということができる。
これはデバイス１２の重要な表面、即ち高電圧阻止接合
部の表面が気密封止されるからである。
このため、高電圧接合部はこの接合部およびその性能を
劣化させるような汚染から保護される。これらのパッケ
ージに適応される用語「気密」はこの阻止接合部を汚染
から保護することを言うものである。
第３図の実施例においては、デバイス１２は光トリガ・
サイリスタ１２のような光応答電極１３を有する光応答
デバイスである。前述したように、カバー３０はデバイ
スの電極１３と適当な外部素子３１との間の信号を結合
する手段を有する。この実施例においては、カバーはエ
ツチングまたはドリルにより、光トリガ・サイリスタ１
２の光応答電極１３または受光領域上に光を照射できる
ようにする開口部５０が形成される。第３図に示すよう
に、光は光パイプまたは石英棒５４を介して密閉された
デバイス１２に供給され、この光パイプまたは石英棒５
４はカバー３０の外側の」二面２９に例えばエポキシ樹
脂（図示せず）によって固定または固着されている。光
パイプ５４はデバイス１２の光応答領域−にに光が当る
ように適当に位置付けられ調節されている。図示しない
別の実施例においては、光応答デバイス１２は発光ダイ
オードのような発光素子に置き換えて、光バイブ５４に
より内部で発生した信号を外部に結合することもできる
。
第４図は光応答デバイス１２に使用される本発明の全て
半導体の気密パッケージ１０の別の好適実施例を示して
いる。光応答デバイス１２は基部１５上に配設され、側
壁２０によって囲まれている。しかしながら、この実施
例においては、側壁２０の厚さはデバイス１２およびコ
ンタクト中ワッシャ２５の合計の厚さよりも大きく、デ
バイス１２の」二面の」二方に特別なほぼ平坦な半導体
プレー　１−６０が配置される。このプレート６０は信
号を外部の信号源または受信器とデバイスの電極１３と
の間でパッケージを介して結合する手段を有している。
図示の実施例では、光制御または光トリガ用ゲート電極
１３ｃの他に、例えば通常のメタライズされたソースお
よびドレイン電極１３ａおよび１３ｂを有する。外部信
号は前述した方法で電極１３ａおよび１３ｂに供給され
る。電ｔａｉ１３ａおよび１３ｂに対応するプレート６
０の第１および第２の選択された領域６２ａおよび６２
ｂは、例えば熱勾配帯域溶融法を用いてこの領域の不純
物濃度を増大することによって、または貫通する導電性
通路を形成することによって導電性にすることができる
。
同様に、光トリガ電極１３ｃに対応するプレート６０の
部分または領域は電磁信号を適当な電極に結合するよう
に適当に調節される。この場合、供給されるトリガ信号
は光信号であり、従って、電極１３ｃは光伝導性でなけ
ればならない。第３図のように、光伝導性窓５０がカバ
ー３０を貫通してあけられ、かつ第２の窓６４がプレー
ト６０を貫通してあけられて、外部で発生した光はデバ
イスの電極１３ｃに当るようになっている。更に別の実
施例においては、光ファイバーのような光ペイプ６８が
プレート６０の窓６４を通って挿入されて、パッケージ
１０を介して送る光が低損失で伝導するようにしている
。光バイブロ８はカバー３０およびプレート６０内に固
定配置されて気密封止され、パッケージ１０の気密性を
保つ。光バイブロ８は例えばエポキシ樹脂またはＲＴＶ
封止封止上ってパッケージ１０に取り付けられ、パッケ
ージ１０の熱膨張係数に非常に接近または整合１．た熱
膨張係数を有するホウ素ガラス（図示せず）によってパ
ッケージ１０内に封＋１−される。
カバー３０が側壁２０およびプレート６０」−に配設さ
れ、半導体パッケージ１０内にプレート６０およびデバ
イス１２を気密封１にする。第４図に示すように、カバ
ー３０の一部は光バイブロ８を挿入して永久的に位置決
めできるようにエツチングにより除去されている。
第３図および第４図に示すパッケージは例えば光制御電
極にアクセスするための貫通ずる開口部を有しているが
、パッケージはデバイスの−ｎ止接合部の領域を気密に
保つ。μ旧１−接合部は逆バイアス状態でデバイスの逆
バイアス電位を支持する接合部である。阻止接合部に対
する気密封止は、阻止接合部の完全性を損ったり、また
は部分的に短絡するような不純物による接合部の汚染を
防止する。この接合部が損傷されると、デバイス１２は
仕様通りに動作することができず、早期不良になって、
このデバイスおよび関連するデバイスの重大な損傷を生
じることがある。
第５図は本発明の半導体気密パッケージ１０の他の好適
実施例の断面図である。複数のデバイス１２が１１１−
の半導体パッケージ内に配置され、基部１５」−に適当
な相互接続パターンで形成されたメタライズ導電路７０
によって相互接続されている。第５図に示すように、パ
ッケージ１０は基部１５、デバイス１２ａ、１２ｂｘ　
１２ｃ、１２ｄ。
１２ｅ１プレート６０ａおよび６０ｂ１側壁２０および
カバー３０を有する。本発明の全て半導体のパッケージ
内に配設された前の例の半導体チップすなわちデバイス
１２は本例では５つの分離したデバイス、即ち左端およ
び右端に設けられているダイオード１２ａおよび１２ｅ
５このダイオード１２ａおよび１２ｂに近接して設けら
れている電界効果トランジスタ（ＦＥＴ）１２ｂおよび
１２ｄ、および中央に設けられている集積回路１２Ｃに
よって置き換えられている。これらのデバイスは基部１
５−Ｌに配設されているメタライズ層７０により相互接
続することができる。この実施例においては、基部１５
はデバイス１２ａ乃至１２ｅを所望の関係で相互接続す
るための所望のパターンに構成されているメタライズ層
７０のような導電手段を白°する。図示のように、この
メタライズ層７０はダイオード１２ａのアノードおよび
ＦＥＴ１２ｂのドレインを相互に接続すると共に、外部
の電気エネルギー源Ａに接続する。基部のメタライズ層
７０は側壁２０および基部１５間を気密に保ちながらパ
ッケージ１０の外表面まで延在して、これによりメタラ
イズ層７０を半導体パッケージ１０を貫通して延出させ
外部端子を内部のデバイスに接続する。また、図示の半
導体パッケージ・システムでは相互接続ワイヤ６９を使
用して、例えばＦＥＴのゲートをコンタクト・パッドに
、およびＩＣをコンタクト・パッドに相互接続する。ダ
イオード、ＦＥＴおよびＩＣの−［−面はそれぞれ外部
との接続のためにメタライズ層またはメタライズ電極を
有している。また、例えば第５図の左端に示すように、
第４図に関連して前述したのと同様な部分的に導電性の
プレート６０　ａが使用され、これによりダイオード１
２ａおよびＦＥＴ１２ｂのカソードを例えばパッケージ
１０のカソード端子にプレート６０の導電性領域および
カバー３０の対応する導電性領域３２を介して相互接続
する。
第６図は本発明の別の好適実施例による半導体気密パッ
ケージ１０を図示している。この図において、パッケー
ジ１０の半導体基部１５中の１つ以」二の選択された領
域７１が例えば前述した技術により導電性にされていて
、この領域により信号が基部１５を介してデバイス１２
の適当な電極に結合され得る。
第７図は本発明の半導体気密パッケージ１０の更に別の
好適実施例を示し、この図において同じ構成部品には前
述したものと同じ符号が付されている。特に、この実施
例においては、第３図に示す基部１５の代りにデバイス
１２のチップ自身または基板がパッケージ１０の基部と
して使用され、更に側壁すなイ〕ちスベーザ２０がガラ
ス予備成形体、またはデバイス１２の下面１４上に堆積
した封止用ガラス層によって本来の位置に形成されてい
る。
デバイスの電極１３への接触はデバイス１２の１−面１
４Ｆにメタライズ層Ｍを堆積することによって行なわれ
、メタライズすべきでないデバイスの領域を覆っている
金属または余分な金属を除去して、デバイスのメタライ
ズ端子を残す。金属は典型的にはアルミニウムであり、
例えば０．　５乃至１ミルの範囲の厚さに形成される。
ニュージャージ州、レイクウッド所在のガラス・シール
・プロダクト社（Ｇｌａｓｓ　５ｅａｌ　Ｐｒｏｄｕｃ
ｔｓ　）から入手し得る予め成形されているガラスのよ
うなガラス層７０をメタライズ端子」二に設けることが
できる。
子め成形されたガラスまたは堆積されたガラス７０はデ
バイス１２の上面１４を覆い、デバイスのメタライズ端
子の側壁を囲む。必要な場合には、それから窓をガラス
７０の中にあけて、メタライズ端子を露出させ、このメ
タライズ端子をそれからはんだ用金属で被覆し、そして
例えば再流動可能なはんだ（以下の第９図参照）によっ
て予めメッキする。密閉されたデバイスへの外部接続は
カバー３０を介して行なわれる。カバー３０を貫通する
導電性通路として示されている各デバイス端子に対応す
る導電性領域３２は例えば再流動可能なはんだ（第９図
参照）によってそれぞれの内面が予めメッキされ、これ
によりデバイス端子との電気的および機械的接続を作る
ことができる。カバー３０をデバイスに取り付けたとき
、この組立体を典型的には３５０℃乃至４００℃の温度
に加熱してから冷却することによりガラスを溶固させて
、デバイスの」二面１４に対してガラス７０を気密封止
し、またはんだを流動させてカバーの導電性領域３２と
デバイスのメタライズ端子と間をそれぞれはんだ接続す
る。
第８図は本発明の他の実施例を示し、この例ではカバー
３０がガラス７０ならびにはんだ付は用金属層７３およ
び７５と組み合わさってデバイス１２を封止する。デバ
イス１２の端子または電極１３ははんだイ・３け用金属
層７８でメタライズされ、再流動可能なはんだ（図示せ
ず）が予めメッキされ、これによりはんだ金属接続部を
形成する。金属層７８は、再流動可能なはんだ（図示せ
ず）によって予めメッキされたメタライズ層７７を介し
て、カバー中に設けられている対応する導電性通路３２
に電気的および機械的に接続される。また、予め成形さ
れたガラスまたは酸化物７０がデバイス１２の表面１４
に付着されている。ガラスまたは酸化物７０の露出部７
２の一部は金属層７３で覆われ、再流動可能なはんだ７
６が予めメッキされる。同様に、カバー３０の下面２８
にはまた金属層７５が設けられる。カバー３０をデバイ
ス１２に取り付けた後、例えば３５０乃至４００℃の温
度に加熱し、次いで冷却する。この結果、カバ−３０と
デバイス１２との間にはんだ結合が形成され、これによ
りカバー３０はデバイス１２の１−面に対して気密封止
される。同様に、カバー３０の導電性領域３２ａおよび
３２ｂの内面はデバイス１２の電極１３ａおよび１３ｂ
と導電するようにはんだ結合される。
「はんだ付は用金属」と言う用語を用いたが、周知のよ
うに全ての金属または材料が完全にはんだ付けできるも
のではない。はんだ付けできない金属にはんだ付けでき
る金属層すなわちはんだ付は用金属層を設けることが必
要な場合もある。第９図に示す例においては、アルミニ
ウムのメタライズ電極１３は最初にクロム層９０で被覆
し、それから銅の第２の層９２で被覆する。銅は直接ア
ルミニウムに付着しないが、クロム層は銅およびアルミ
ニウムの両者に何着し、したがって銅をアルミニウムに
接続するために使用される。このように電極１３ははん
だ付は用金属で被覆される。
また同様にカバー端子すなわち導電性通路３２も銅のよ
うなはんだ付は用金属で被覆される。電極１３および導
電性領域３２の一方または両者は再流動可能なはんた７
６によって予めメッキする。
適当に加熱した時、電極１３および導電性領域３２は構
造的に互いに結合され、かつ電気的に接続される。はん
だ付は可能なチップ・メタライズ・システムを用いて、
カバー３０を貫通する導電性領域３２とデバイス１２の
メタライズ電極１３との間に低抵抗接続部を形成するの
が有利である。
以−に、好適実施例の半導体気密パッケージ１゜を説明
したが、本発明はこれに限定されるものでないことを理
解されたい。本技術分野に専門知識を有する者にとって
は、開示したパッケージ・システムを種々変更できるこ
とは容易に明らがであろう。特に、種々の電極領域を側
壁２０．カバー３０および基部１５の上面および下面ま
たはそれらを貫通して形成することができ、必要により
種々の電極パターンおよびメタライズ層を設けることも
できる。複数のスペーサ（２５）および他の分離部材を
パッケージの内部に設けて電気的接続および適当な分離
を行ない、全体としてバッヶージを堅固なものにするこ
とができる。パッケージ・システムは基部１５、側壁２
０およびカバー３０でＦ＆成するものとして例示したが
、第７図に示すような別の実施の態様では半導体の基部
またはカバーを設け、側壁を基部またはカバーと一体的
に形成することにより、２つの部材でパッケージを構成
することができる。これは、全ての高電圧接合部の終端
部がキャップの下に位置していてデバイスの縁まで延在
しないようにデバイスが設計されている場合に特に有利
である。この実施例では、より厚い半導体基板を使用す
ることができ、またデバイスを受け入れる凹部を例えば
基板の中にエツチングによって形成することができる。
本発明の好適実施例を図示し説明したが、本発明はこれ
に限定されないことは明らかである。本技術分野に専門
知識を有する者にとっては、本発明の真の精神および範
囲から逸脱することなく、種々の修正、変更、変形、置
換え等を行なうことができよう。従って、本発明は特許
請求の範囲に基いて限定される。
＝　　４８　−
【図面の簡単な説明】
第１図は不発明による半導体パッケージの断面図であり
、 第１ａ図は、第１図の点線で囲んで示す部分の拡大分解
図であり、 第２図は本発明による半導体パッケージの別の好適実施
例の部分断面斜視図であり、 第３図は光応答デバイスを１・１人する本発明のす導体
パッケージの別の好適実施例の断面図であり、第４図は
光応答デバイスを封入する本発明のゝト導体パッケージ
の更に別の好適実施例の断面図であり、 第５図はパターン形成した基部をａする本発明の半導体
パッケージの別の好適実施例の断面図であり、 第６図は複数のチップよりなるデバイスを単一のパッケ
ージ内で相互接続した本発明の他の好適実施例の断面図
であり、 第７図は半導体チップ自身が半導体パッケージの基部を
形成している本発明の更に他の好適実施例の断面図であ
り、 第８図はカバーが金属および酸化物層の組合せによって
基部に固定されている本発明の更に他の好適実施例の断
面図であり、 第９図は本発明のパッケージのカバー部材と密封された
デバイスの電極との間を相互接続する方法を例示する断
面図である。 １０・・・半導体パッケージ、１２・・・半導体デバイ
ス、１５・・・基部、２０・・・側壁、３０・・・カバ
ー。

Claims (1)

  1. 【特許請求の範囲】 １、信号端子を有する半導体素子とデバイス用の半導体
    パッケージであって、 第１の上面を有する実質的に平坦な半導体基部と、 前記基部の前記第１の上面に封止係合する第１の下面、
    および第２の上面を有し、前記基部と組み合わさって半
    導体デバイスを受け入れる凹部を画成する側壁と、 前記凹部を密閉するために前記側壁の前記第２の上面に
    封止係合する第１の下面を有する半導体カバーとを有し
    、 前記基部、前記側壁および前記カバーの内の１つには外
    部信号源と前記密閉される半導体デバイスの信号端子と
    の間で信号を結合する手段が設けられている半導体パッ
    ケージ。 ２、特許請求の範囲第１項記載の半導体パッケージにお
    いて、前記結合手段が前記基部、前記側壁および前記カ
    バーの内の１つの中の選択された部分を有し、該選択さ
    れた部分が前記半導体デバイスの端子に整合していて、
    この端子に供給される信号を伝導するように処理されて
    いる半導体パッケージ。 ３、特許請求の範囲第２項記載の半導体パッケージにお
    いて、前記選択された部分が前記端子に直接接触してい
    る半導体パッケージ。 ４、特許請求の範囲第２項記載の半導体パッケージにお
    いて、前記選択された部分が光伝導性である半導体パッ
    ケージ。 ５、特許請求の範囲第２項記載の半導体パッケージにお
    いて、前記選択された部分が導電性である半導体パッケ
    ージ。 ６、特許請求の範囲第５項記載の半導体パッケージにお
    いて、前記選択された部分が縮退状態にドープされてい
    る半導体パッケージ。 ７、特許請求の範囲第５項記載の半導体パッケージにお
    いて、前記選択された部分が１０＾２＾０ドーパント／
    立法センチメートル以上の不純物濃度を有する半導体パ
    ッケージ。８、特許請求の範囲第１項記載の半導体パッ
    ケージにおいて、前記結合手段が前記基部、前記側壁お
    よび前記カバーの内の少なくとも１つ中の、前記半導体
    デバイスの選択された端子に整合した領域に貫通して形
    成された導電性通路を含んでいる半導体パッケージ。 ９、特許請求の範囲第１項記載の半導体パッケージにお
    いて、前記側壁が環状の形状を有し、高抵抗率の半導体
    材料で構成されている半導体パッケージ。 １０、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記基部、前記側壁および前記カバーの内の少
    なくとも１つが前記半導体デバイスの端子のパターンと
    同様なパターンを有する導電路を含んでいる半導体パッ
    ケージ。 １１、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記半導体デバイスが阻止接合部を有し、前記
    端子が光応答端子であり、前記結合手段が前記基部、前
    記側壁および前記カバーの内の少なくとも１つを介して
    前記半導体デバイスの前記光応答端子に光信号を伝達し
    、前記カバーが前記半導体デバイスの前記阻止接合部を
    気密に密閉している半導体パッケージ。 １２、特許請求の範囲第１１項記載の半導体パッケージ
    において、前記結合手段が前記基部、前記側壁および前
    記カバーの内の少なくとも１つを貫通して気密封止され
    ている半導体パッケージ。 １３、特許請求の範囲第１１項記載の半導体パッケージ
    において、前記結合手段が光信号を前記半導体デバイス
    に結合する石英棒を含んでいる半導体パッケージ。 １４、特許請求の範囲第１１項記載の半導体パッケージ
    において、前記結合手段が前記半導体デバイスの阻止接
    合部に隣接していない領域において前記半導体パッケー
    ジを貫通し、前記半導体デバイスの阻止接合部が前記半
    導体パッケージ内に密閉されている半導体パッケージ。 １５、特許請求の範囲第１０項記載の半導体パッケージ
    において、前記導電路がメタライズ・パターンを有する
    半導体パッケージ。 １６、特許請求の範囲第１５項記載の半導体パッケージ
    において、前記導電路が前記パッケージの外面まで延在
    している半導体パッケージ。 １７、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記パッケージは第１および第２のデバイスを
    密閉し、更に前記基部、前記側壁および前記カバーの内
    の少なくとも１つがその内面に配置された少なくとも１
    つの導電路を有し、誘導電路が前記第１および第２のデ
    バイスを相互接続している半導体パッケージ。 １８、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記側壁が前記デバイスの２つの端子間に結合
    され、かつグレーディング抵抗を構成している半導体パ
    ッケージ。１９、特許請求の範囲第１項記載の半導体パ
    ッケージにおいて、前記半導体デバイスは前記基部内に
    形成され、前記側壁が前記基部の上に堆積されたガラス
    層によって構成されている半導体パッケージ。 ２０、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記基部、前記側壁および前記カバーの内の少
    なくとも１つが高抵抗率のポリシリコンから形成されて
    いる半導体パッケージ。 ２１、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記基部、前記側壁および前記カバーの内の少
    なくとも１つが酸素ドープ・ポリシリコンから形成され
    ている半導体パッケージ。 ２２、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記基部、前記側壁および前記カバーが気密エ
    ンクロージャを形成している半導体パッケージ。 ２３、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記カバーおよび前記基部が導電性であり、前
    記側壁が抵抗性であり、前記結合手段が前記カバーまた
    は前記基部の一方の中に設けられている半導体パッケー
    ジ。 ２４、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記側壁が前記基部の前記第１の面および前記
    カバーの前記第１の面に溶固させたガラス層で構成され
    ている半導体パッケージ。 ２５、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記側壁が、前記基部の前記第１の面上に設け
    られたガラス層と、このガラス層上に設けられた再流動
    可能なはんだの第１層と、前記カバーの前記第１の下面
    に設けられた再流動可能なはんだの第２層とで構成され
    、前記ガラスおよび前記はんだが加熱されたときに前記
    基部と前記カバーとの間にはんだ結合部を形成する半導
    体パッケージ。 ２６、特許請求の範囲第２５項記載の半導体パッケージ
    において、前記ガラスおよび前記はんだ層が前記デバイ
    スの周辺部に設けられ、加熱されたときに前記デバイス
    に対して前記カバーを気密封止する半導体パッケージ。 ２７、特許請求の範囲第１項記載の半導体パッケージに
    おいて、前記結合手段が前記デバイスの対応する端子に
    関連した内部導電面を有する導電性領域を有し、前記端
    子が低い電気抵抗の接続を行うように前記領域の前記内
    部導電面にはんだ結合されている半導体パッケージ。 ２８、全て半導体の気密パッケージを形成する方法であ
    って、 実質的に平坦な半導体基部を設け、 前記基部に熱的に適合性のある側壁スペーサを設けて前
    記側壁の内部の前記基部上にデバイス受け入れ用の開口
    部を形成し、 前記開口部に半導体デバイスを配置し、 半導体カバー部材を前記側壁スペーサに取り付けて前記
    デバイスを密閉する各ステップを有する気密パッケージ
    形成方法。 ２９、特許請求の範囲第２８項記載の方法において、前
    記側壁スペーサを設ける前記ステップが、前記デバイス
    上の本来の位置に酸化物を成長させ、次いで前記開口部
    をエッチングするステップを含む方法。 ３０、特許請求の範囲第２９項記載の方法において、前
    記カバーを取り付ける前記ステップがカバー側壁組立体
    を加熱して前記カバーに対して前記酸化物を溶固させる
    ステップを含む方法。 ３１、特許請求の範囲第２８項記載の方法において、前
    記側壁スペーサを設ける前記ステップが予め成形された
    ガラスを前記基部に設けるステップを含む方法。 ３２、特許請求の範囲第３１項記載の方法において、前
    記の組立体を加熱して前記基部および前記カバーに対し
    て前記ガラスを溶固させるステップを含む方法。 ３３、特許請求の範囲第２８項記載の方法において、前
    記側壁スペーサを設け、前記カバーを取り付ける前記ス
    テップが、更に 予め形成されたガラスを前記デバイスの表面に設け、 再流動可能なはんだを前記ガラスの上面に設け、再流動
    可能なはんだを前記カバーの下面に設け、前記の組立体
    を加熱することにより、前記基部に対して前記ガラスを
    溶固させると共に、前記ガラスと前記カバーとの間には
    んだ結合部を形成するステップを含む方法。３４、特許
    請求の範囲第３３項記載の方法において、前記組立体を
    ３５０℃乃至４００℃の温度に加熱する方法。 ３５、特許請求の範囲第２８項記載の方法において、前
    記デバイスがその上面にデバイス電極を有しており、更
    に前記デバイス電極に対応する前記カバー中の選択され
    た部分を処理して該選択された部分を導電性にするステ
    ップを含む方法。 ３６、特許請求の範囲第３５項記載の方法において、前
    記選択された部分が熱勾配帯域溶融法によって導電性に
    される方法。 ３７、特許請求の範囲第３５項記載の方法において、前
    記選択された部分が注入法によって導電性にされる方法
    。 ３８、特許請求の範囲第３５項記載の方法において、前
    記選択された部分が拡散によって導電性にされる方法。
JP62106524A 1986-05-05 1987-05-01 気密半導体パツケ−ジとその形成方法 Pending JPS62291051A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US85959886A 1986-05-05 1986-05-05
US859598 1986-05-05

Publications (1)

Publication Number Publication Date
JPS62291051A true JPS62291051A (ja) 1987-12-17

Family

ID=25331303

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62106524A Pending JPS62291051A (ja) 1986-05-05 1987-05-01 気密半導体パツケ−ジとその形成方法

Country Status (2)

Country Link
EP (1) EP0244767A3 (ja)
JP (1) JPS62291051A (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4907065A (en) * 1988-03-01 1990-03-06 Lsi Logic Corporation Integrated circuit chip sealing assembly
EP0431261A1 (en) * 1989-12-07 1991-06-12 International Business Machines Corporation Integrated circuit package with cap and device of the same material
US5139972A (en) * 1991-02-28 1992-08-18 General Electric Company Batch assembly of high density hermetic packages for power semiconductor chips
US5473193A (en) * 1994-01-06 1995-12-05 Harris Corporation Package for parallel subelement semiconductor devices
DE19950026B4 (de) * 1999-10-09 2010-11-11 Robert Bosch Gmbh Leistungshalbleitermodul
CN114823928B (zh) * 2022-04-26 2024-02-20 中国电子科技集团公司第四十三研究所 光电用封装外壳及该封装外壳的制作工艺

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4032960A (en) * 1975-01-30 1977-06-28 General Electric Company Anisotropic resistor for electrical feed throughs
US3975758A (en) * 1975-05-27 1976-08-17 Westinghouse Electric Corporation Gate assist turn-off, amplifying gate thyristor and a package assembly therefor
US4355321A (en) * 1981-02-02 1982-10-19 Varian Associates, Inc. Optoelectronic assembly including light transmissive single crystal semiconductor window
FR2516311B1 (fr) * 1981-11-06 1985-10-11 Thomson Csf Socle pour le montage d'une pastille semi-conductrice sur l'embase d'un boitier d'encapsulation, et procede de realisation de ce socle
US4630096A (en) * 1984-05-30 1986-12-16 Motorola, Inc. High density IC module assembly
IN162406B (ja) * 1984-07-05 1988-05-21 Siemens Ag

Also Published As

Publication number Publication date
EP0244767A3 (en) 1988-08-03
EP0244767A2 (en) 1987-11-11

Similar Documents

Publication Publication Date Title
US4905075A (en) Hermetic semiconductor enclosure
US4764804A (en) Semiconductor device and process for producing the same
US3178804A (en) Fabrication of encapsuled solid circuits
US7208819B2 (en) Power module package having improved heat dissipating capability
US6731002B2 (en) High frequency power device with a plastic molded package and direct bonded substrate
US4961106A (en) Metal packages having improved thermal dissipation
US4827376A (en) Heat dissipating interconnect tape for use in tape automated bonding
US6075288A (en) Semiconductor package having interlocking heat sinks and method of fabrication
US7863098B2 (en) Flip chip package with advanced electrical and thermal properties for high current designs
US4249034A (en) Semiconductor package having strengthening and sealing upper chamber
US11862542B2 (en) Dual side cooling power module and manufacturing method of the same
JPH08306856A (ja) マルチチップ・パッケージの作成方法
US5334874A (en) Electronic device package
JPS62291051A (ja) 気密半導体パツケ−ジとその形成方法
US5317194A (en) Resin-sealed semiconductor device having intermediate silicon thermal dissipation means and embedded heat sink
US2830238A (en) Heat dissipating semiconductor device
JPS6329562A (ja) 集積回路パッケ−ジ
GB2136203A (en) Through-wafer integrated circuit connections
JP2001217333A (ja) 気密封止型半導体パッケージ
JPS6084848A (ja) 半導体装置
EP0525651B1 (en) Package structure for one or more IC chips
JP2005506702A (ja) 電子的な構成群をパッケージングするための方法およびマルチチップパッケージ
US3659164A (en) Internal construction for plastic semiconductor packages
EP0081419A2 (en) High lead count hermetic mass bond integrated circuit carrier
JPS639664B2 (ja)