KR100360078B1 - 분리회로용전자패키지 - Google Patents

분리회로용전자패키지 Download PDF

Info

Publication number
KR100360078B1
KR100360078B1 KR1019960704728A KR19960704728A KR100360078B1 KR 100360078 B1 KR100360078 B1 KR 100360078B1 KR 1019960704728 A KR1019960704728 A KR 1019960704728A KR 19960704728 A KR19960704728 A KR 19960704728A KR 100360078 B1 KR100360078 B1 KR 100360078B1
Authority
KR
South Korea
Prior art keywords
package
circuit
tie bar
leadframe
primary
Prior art date
Application number
KR1019960704728A
Other languages
English (en)
Other versions
KR970701431A (ko
Inventor
펭-쳉 린
Original Assignee
내셔널 세미콘덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 내셔널 세미콘덕터 코포레이션 filed Critical 내셔널 세미콘덕터 코포레이션
Publication of KR970701431A publication Critical patent/KR970701431A/ko
Application granted granted Critical
Publication of KR100360078B1 publication Critical patent/KR100360078B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

분리 회로용 전기 패키징 장치가 기술되어 있다. 리드프레임 (30) 은 리드프레임 (30) 의 내부 리드 (32) 상의 회로들 중 하나와 외부 조작용 측면 레일(35) 사이에 접속된 적어도 하나의 편심 ( off - center ) 타이 바 (33) 와 함께 형성된다. 상기 타이 바 (33) 는 패키지의 종방향 중심선으로 부터 특정한 간격 만큼 편심되어 있다. 상기 외부 측면 레일 (35) 은 제조하는 동안 리드프레임(30)을 지지 및 정렬하는데 사용된다. UL - 1950 요건과 같은 안전 요건을 충족시키기 위해, 1차 회로 (36) 및 2차 회로 (38) 내의 전기적 구성요소들은 내부 회로들 사이의 가장 작은 내부 간격이 적어도 미리 한정된 간격이 되도록 하는 방식으로 리드프레임 (30) 에 부착되어 전기적으로 연결된다. 상기 2차 회로 (38)에 접속된 타이 바 (33) 와 가장 인접한 회로 핀 사이의 외부 간격은 분리 회로에 대한 외부 회로 구성요소의 간격 요건에 맞게 설정된다. 상기 기술된 장치에는 2중 인라인 ( dual - in - line ; DIP ) 및 소형 윤곽 ( small outline ; SO ) 패키지를 사용하는 분리 회로의 패키징을 포함하는 많은 용도가 있다.

Description

분리 회로용 전자 패키지
발명의 배경
본 발명은 일반적으로 적어도 두개의 개별적으로 분리된 회로를 포함하는 패키지의 형성에 관한 것이다.
다중 칩 및 혼성 ( hybrid ) 패키지의 사용이 증가함에 따라, 단일 패키지내에 두개 이상의 분리 회로를 포함시키려는 압박이 증가하고 있다. 상기 회로들 중 하나가 고전압 전원 증폭기 회로 등에서 볼수 있는 비교적 높은 전압의 회로인 경우, 분리 회로는 단락 회로를 초래하여 화재 위험을 가하는 아크 ( arc ) 발생을 방지하도록 내 ·외부에 특정 간격 만큼 이격되어야 한다. 예를들면, 언더라이터스 레보러토리사( Underwriters Laboratories ; UL )는 비교적 높은 전압의 디바이스용으로 내부 분리 회로와 외부 노출 표면간에 최소 간격에 대한 지침들을 발표하였다. 당업자들에게 널리 공지되어 있는 바와 같이, 집적 회로 패키지에 대한 많은 표준 형상 인자 ( form factor ) 들이 존재한다. 따라서, 패키지에 두 개의 분리 회로가 들어 있는 경우에도, 2중 인라인 ( dual in - line ; DIP ) 또는 소형 윤곽 ( small outline ; SO ) 패키지와 같은 소형의 표준 형상인자 패키지내에 이러한 회로들을 패키징하는 것이 종종 바람직하다. 우선 도 1a에 있어서, 아리조나주 Burr Brown of Tucson에 의해 제조된 분리 증폭기 ( Isolation Amplifier )용 24핀 SO 패키지의 외부 부분에 대한 상면도가 개략적으로 도시되어 있다.
볼 수 있는 바와 같이, 1차 회로 (4)와 2차 회로에 관한 외부 핀은 간격 ( dext) 만큼 이격 배치되어 있다.
집적 회로를 패키징하는 많은 공지된 공정들이 있다. 한 표준 공정에서, 리드프레임 (12)은 ( 보통 스탬핑이나 에칭을 통하여 ) 도전성 재료의 박판으로 부터 형성된다. 그리고 나서 다이 ( 또는 다중 칩 패키지의 경우에 다중 다이 또는 구성요소 )가 부착되어 리드 프레임에 전기적으로 접속된다. 그후, 다이 (들), 리드프레임의 일부, 전기적 연결부 및 기타 다른 구성요소들이 패키지내에 캡슐봉입된다. 예를들면, 세라믹과 기타 패키지를 사용하는 것과 같이, 플라스틱 재료를 사용하는 오버모울딩 ( overmolding )은 일반적이다. 이러한 여러가지 단계 과정중에 취급을 용이하게 하는 일반적이고 비용 유효성이 있는 방법은 상기 도전성 박판으로 부터 타이 바 ( bie bar ) 및 외부 레일 ( rail ) 을 통합 형성하는 것에 맞춰있다. 상기 타이 바는 리드를 외부 레일로부터 연결시킨다. 상기 외부 레일은 제조 조립 라인을 따라 내려오는 동안 리드프레임의 정렬을 유지하도록 기계 장치용 구조를 제공한다. 리드프레임에 안정하게 부착되기 위해, 타이바는 DIP 및 SO 패키지내의 리드프레임의 중심선을 따라 타이 바를 연장시켜 이행되는 것이 전형적인 리드프레임의 고형 구조물에 접속되어야 한다. 외부 패키지를 형성하기 위한 리드프레임 및 구성요소의 모울딩에 뒤이어, 외부 레일은 모울드의 에지에 있는 타이 바 및 적당한 위치에 있는 리드를 절단하여 미세조정된다. 이는 타이 바의 절단 단부가 모울딩을 통해 노출되어 내부 회로중 하나에 전기적으로 연결되게 한다.
한 쌍의 분리 회로가 단일 패키지내에 캡슐봉입되어야 하는 경우, 타이 바의 존재는 회로중 하나가 많은 핀을 필요로 할때 1차 회로와 2차 회로 사이에서 최소 간격을 유지하는 문제점을 일으킬 수 있다. 예를 들어, 종래의 폭을 갖는 DIP 또는 SO패키지가 고전압의 분리 회로에 사용되는 경우, 1차 및 2차 회로용 리드는 타이 바가 어느 한 회로에 연결되면 동일한 단부의 대향 측면에 위치할 수 없는데, 그 이유는 타이 바의 노출 단부가 UL 승인에 맞는 대향 회로에 매우 근접해 있기 때문이다.
도 1b 에는 중심에 장착된 타이 바 (12,13)를 지니는 분리 회로에 대한 선행 기술의 작은 형상 인자 패키지가 도시되어 있다. 상기 도면은 리드프레임의 제조에 사용되는 도전성 박판 (10) 으로 부터 천공된 부위를 보여준다. 중심에 장착된 타이 바 (12,13) 가 핀 사이의 외부 간격을 감소시키기 때문에, 외부 간격의 요건을 만족시키기 위해 종래의 방법이 이용된다. 이러한 구성에 있어서, 두개의 개별적인 다이 부착 패드 (14,16) 각각은 갭 ( gap ; 18 )만큼 분리된다. 1차 회로는 다이 부착 패드 (14) 상에 위치하며 2차 회로는 다이 부착 패드 (16) 상에 위치하는데, 여기서 다이 부착 패드들은 내부 간격의 요건을 만족시키기 위해 갭 (18) 만큼 분리된다. 이러한 기술이 내·외부 간격의 요건에 만족되게 하지만, 이는 핀 배열에 대해서 본래 비융통적이다. 예를들면, 타이 바 (12) 가 1차 회로 (14) 에 접속되기 때문에, 타이 바 (12) 에 인접한 핀들은 1차 회로와 연관되어야 한다. 마찬가지로, 타이 바 (13) 는 2차 회로에 접속되어 타이 바 (13) 에 인접한 핀들은 2차 회로와연관되어야 함으로 대향 회로의 핀이 다른 회로의 타이 바의 부근에 있는 것이 허용되지 않는 특정한 핀 구성으로 패키지를 제한한다
따라서, UL 간견의 요건의 해하지 않고 융통적인 핀 구조를 허용하는 비교적 높은 핀수의 분리 회로 패키지를 제조하는 동안 리드프레임을 지지하기 위한 향상된 방법 및 장치가 바람직하다.
발명의 요약
전기의 사항 및 기타 목적을 성취하기 위해 그리고 본 발명의 목적에 따라, 전기적으로 분리된 회로 및 이러한 회로를 포함하는 디바이스를 패키징하는 방법이 개시되어 있다. 본 발명의 한 실시예에서, 상기 방법은 패키지의 종방향 중심에 편심 ( off - center ) 배치된 적어도 하나의 타이 바를 지니는 리드프레임을 형성하는 단계를 포함한다. 상기 타이 바는 리드프레임의 한쪽 단부에서 편심 접속되는 바, 예컨대 타이 바는 리드프레임의 종방향 중심선으로 부터 특정한 간격으로 이격접속된다. 편심 타이 바는, 2차 회로는 접속되는 경우 가장 근접한 1차 회로 핀으로 부터 패키지의 폭에 절반 이상의 간격으로 배치된 타이 바이다. 타이 바의 다른 쪽 단부는 제조 공정시 리드프레임을 지지하는데 사용되는 외부 레일에 접속된다. 1차 및 2차 회로를 포함하는 전자 구성요소는 리드프레임에 고정되어 전기적으로 연결된다. 그리고 나서 캡슐봉입 재료는 상기 구성요소 및 리드프레임의 내부 일부을 캡슐봉입하도록 도포되어 외부 보호 패키지를 형성한다.
그 이후, 패키지는 외부 레일을 제거하기 위해 모울드의 에지에 위치한 타이 바의 절단에 의해 미세조정된다. 이러한 배열에 있어서, 모울딩을 통해 노출된 타이 바는 1차 회로 핀 ( 타이 바가 2차 회로에 접속되는 경우 ) 으로 부터 부가적인 간격 만큼 오프셋 ( offset ) 되어 외부 간격 요건을 만족시킨다. 반대 방향으로의 오프셋은 타이 바가 그 대신에 1차 회로에 접속되는 경우에 얻어질 수 있다. 상기 기술된 순서는 스루홀 ( through - hole )및 표면 장착 용도에 사용하는 DIP 및 SO 와 같은 작은 형상인자 패키지용의 표준 조립 공정의 사용을 가능하게 한다.
본 발명의 장치 태양에 있어서, 2중 인라인 패키지는 리드프레임의 리드상에 장착되어 이에 전기적으로 연결된 1차 및 2차 구성요소를 포함한다. 캡슐봉입 재료는 회로 구성요소 및 패키지를 형성하는 리드프레임의 내부 일부상에 모울딩된다. 적어도 하나의 타이 바는, 타이 바로 부터 가장 근접한 1차 회로 핀 까지의 간격이 패키지의 폭에 절반 이상이 되도록 2차 회로를 통해 리드프레임에 편심 접속된다. 제조 공정으로 부터 모울드의 에지에서 미세조정된 타이 바의 다른 쪽 단부는 모울딩을 통해 노출되어 그것을 노출된 외부 표면으로 한정한다. 어려운 점은 최소의 내부 간격의 요건을 만족시키는데 있는 것이 아니라 오히려 외부 간격의 요건이 노출된 타이 바에 의해 복잡화된다는 점에 있는 것이 전형적이다. 결과적인 패키지는 타이 바와 가장 밀접한 1차 핀 사이에 부가적인 간격을 제공하여 UL 승인에 맞는 패키지를 부여한다.
도면의 간단한 설명
본 발명의 부가적인 목적 및 이점들과 함께 본 발명은 첨부된 도면과 결부지어 기술된 다음의 설명을 참조하면 가장 양호하게 이해될 수 있다.
도 1a 는 1차 및 2차 회로 부위를 보여주는 선행 기술의 분리 증폭기의 외부패키지에 대한 상면도.
도 1b 는 중심에 장착된 타이 바 ( tie bar ) 를 지니는 분리 회로용의 선행기술의 작은 형상인자 ( form factor ) 패키지에 대한 개략적인 도면.
도 2 는 종방향 중심선에 편심 ( off - center ) 장착된 타이 바의 내부 패키지 구조에 대한 개략적인 도면.
바람직한 실시예의 상세한 설명
우선 도 2 를 참조하여, 본 발명에 따른 리드프레임 구조가 기술될 것이다. 리드프레임의 제조에 사용되는 도전성 박판의 부위가 천공되는 경우를 보여주는 도 2 의 실시예에서, 전원의 내부 구성요소는 두 개의 분리 회로 ( 예컨대, 1차 및 2차 회로 ) 내에 배치된다. 도시된 스테이지에서, 리드프레임 (30) 은 조립하기 위해 스탬핑되었으며 1차 및 2차 회로의 구성요소는 그 상에 장착되었다. 이 경우, 리드프레임은 복수개의 리드 (32), 타이 바 (31, 34) 및 조작용 측면 레일(35, 33)을 포함한다. 타이 바 (31) 는 리드프레임의 제 1 단부상의 프레임의 종방향 중심선 (40) 부근에 위치하며 리드프레임을 제 1 레일 (33) 에 접속한다. 상기 도시된 실시예에서, 타이 바 (31) 는 1차 회로에 접속된다. 타이 바 (34)는 리드프레임의 제 2 단부에 편심 접속되며 리드프레임을 제 2 의 조작용 측면 레일 (35) 에 접속하도록 배치된다. 리드프레임, 조작용 레일 및 타이 바는 일반적으로 도전성 재료의 단일 박판으로 부터 형성된 모든 것이다.
리드프레임 (30) 은 임의의 적당한 도전성 재료로 제조될 수 있다.
예를 들어, 리드프레임은 구리나 구리합금으로 형성되는 것이 전형적이다.이는 구리가 비교적 양호한 도전율을 가지며 비용 유효성이 있기 때문이다. 스탬핑과 에칭을 포함한, 리드프레임을 형성할 수 있는 기술이 몇 가지가 있다. 전형적으로, 스탬핑은 실질적으로 동일한 성분들을 매우 빨리 생산할 수 있기 때문에 대량 생산하기에 바람직한 방법이다. 화학적 에칭, 정밀 레이저 에칭 등과 같은 에칭에 기초한 방법들이 또한 사용될 수 있으며 보다 작은 크기의 대랑 생산에 특히 바람직하다.
1차 회로 (36) 와 1차 회로 (38)를 구성하는 전자 구성요소 (37) 는 리드프레임상에 장착되어 이에 전기적으로 연결된다. 상기 구성요소는 임의의 적당한 종래의 방식으로 리드프레임의 리드 (32) 또는 연관된 트레이스 ( trace )에 연결된다 따라서, 다양한 회로 구성요소는 서로 및 외부회로 구성요소와 전기 통신한다. 부착 및 전기 접속 단계는 임의의 적당한 방식으로 성취될 수 있다. 예를 들어, 대량 생산 시스템에서, 구성요소들을 리드프레임에 부착시키는 것은 조립 라인을 따라 내려오는 동안 구성요소들을 매우 빨리 집어서 배치할 수 있는 조립 로봇에 의해 이행되는 것이 전형적이다. 예를 들어, 상기 구성요소들을 전기적으로 연결하는 한 방법은 산업에서 널리 공지된 기술을 통해 와이어 접착제에 의해 부착된 본딩 와이어 (42)를 사용하는 것이다. 본명 와이어 (42)는 다이 부착 패드상의 은색 도금판에 잘 부착하는 능력과 훌륭한 도전율로 인해 금과 같은 도전성 재료로 이루어진다. 본명 와이어의 다른 쪽 단부는 외부 핀을 형성하도록 연관된 1차 또는 2차 회로로 부터 뻗어있는 리드 (32) 에 부착된다. 본명 와이어는 A/D 변환기 및 1차 또는 2차 회로와 연관된 점퍼 ( Jumper )와 같은 다른 관련된 구성요소들을 상호접속시키는데 또한 이용된다.
예를 들어, 도 2 에 도시된 실시예는 점퍼와 3개의 다이를 갖는다 : 1차 회로 다이, 2차 회로 다이, 및 본명 와이어에 의해 상호 접속되는 제어기 다이, 1차 회로는 1차 제어기 및 스위칭 전계 효과 트랜지스터 ( FET )를 포함한다. 2차 회로는 제어기 및 DC 전압을 1차 제어기에 제공하는 회로를 포함한다. 제어기와 점퍼는 1차 회로에 상호 접속되어 본명 와이어를 통해 관련된 1차 핀에 접속된다.
본 발명은 와이어 본명에 국한되지 않으며 상기 구성요소들을 전기적으로 연결하는 다른 방법들이 또한 가능하다는 점을 주목해야 한다.
다양한 구성요소들이 부착되어 전기 접속된 후, 상기 구성요소 및 리드프레임의 내부 일부을 캡슐봉입하는 모울딩 단계가 이행되어 당업계에 널리 공지된 외부 보호 패키지 ( 도시되지 않음 )를 형성한다.
이는 섬세한 전자 구성요소들을 환경으로 부터 보호하도록 불투과성의 외부 패키지를 제공한다. 예를 들어, 일반적인 캡슐봉입 재료는 플라스틱인데, 그 이유는 이것이 비교적 저렴하고 당업계에 널리 공지된 트랜스터 모울딩 ( transfer molding ) 기술을 통해 쉽게 도포될 수 있기 때문이다. 세라믹이나 산업에서 사용되는 기타 적당한 캡슬봉입 재료와 같은 대체 재료가 또한 사용될 수 있다.
예로써, 플라스틱 오버모울딩 공정을 사용하는 경우, 상기 오버모울딩은, 조작용 레일 (35, 33)이 패키지 모울드의 외부에 배치되고 타이바 (31, 34)에 접속되어 제조 공정중에 리드 프레임의 조립체를 지지 및 정렬하도록 실행된다. 모울딩 재료가 설정된 후, 무엇보다도 특히, 레일(35, 33)을 제거하기 위해 모울드 에지에위치한 타이 바(31, 34)를 절단하는 미세조정 단계가 이행되어, 타이 바의 절단 단부가 모울딩을 통해 노출하게 한다. 따라서, 결과적인 패키지는 패키지의 종방향 중심선 (40) 으로부터 특정한 간격 만큼 편심 배치되는 노출된 타이 바(34)를 갖는다. 이러한 방법은 1차 및 2차 회로의 노출된 외부 표면들 사이에 부가적인 간격을 얻는데 사용될 수 있다.
UL 안정 요건을 만족시키기 위해, 1차 회로내의 내부 구성요소들은 이들이 가장 인접한 2차 회로로 부터 최소의 지정된 간격으로 이격되도록 배치되어야 한다. 요구되는 실제의 분리 간격은 관련 전압에 따라 다소 차이가 있다. 그러므로, 리드프레임의 레이아웃 설계 단계시, 요구되는 분리 간격을 염두해야 한다. 예를 들어, 120V AC - 5V DC의 강압 전압 변환기에서, 내부 구성요소의 0.4 mm ( 15.75 mil )의 간격 최소치가 UL - 1950 명세에 의해 요구된다. 마찬가지로, 외부 구성요소는 휠씬 더 큰 간격으로 이격되어야 한다. 예를 들어, 분리 회로용 외부 표면들 사이의 최소 간격에 대한 UL - 1950 명세는 6.4 mm ( 252 mil ) 이다.
패키지가 모울딩되어 미세조정된 후, 타이 바의 절단 단부는 모울드의 에지를 통해 노출된다. 타이 바 (34)의 단부가 노출되고 그것이 내부 회로들 중 하나 (본 실시예에서는 2차 회로 )에 부착되기 때문에, 그것은 외부 표면으로서 취급되어야 하며 간격 요건에 적합해야 한다. 새로운 패키지에 대한 장치 재정비 비용 및 제품 장치를 최소화하기 위해, 이와 같은 분리 회로가 폭이 7.62 mm ( 300 mil ) 이하의 것과 같은 표준의 소형 형상인자 패키지내에 패키징되도록 하는 것이 바람직하다. 상기에 지적된 바와 같이, 도시된 실시예에서, 1차 및 2차 회로 사이의 내부 구성요소에 대한 최소 간격은 0.4 mm ( 15.75 mil )이다. 타이 바 (34)에 근접한 많은 핀들이 1차 회로에 접속되기 때문에, 외부 요건은 중심에 위치한 타이 바에 쉽게 만족될 수 없다. 따라서, 도시된 실시예에서, 편심 타이 바는 내부 핑거 ( finger ) ( 코너 핀 )를 통해 2차 회로에 접속된다. 이는 타이 바와 가장 근접한 1차 핀 사이에 부가적인 간격을 제공한다.
이러한 구조를 사용하는 경우, 본 발명은 UL 승인에 대한 자격이 주어지는 이점을 갖고서 생산 장치 재설비의 비용을 회피하여 극적인 절감을 실현하게 된다. DIP 및 SO 패키지에 대한 표준 조립 공정은 변경되지 않는데, 그 이유는 이러한 표준의 소형 형상인자 패키지가 기존 제품에 의해 사전에 사용되어 어떠한 부가적 설치 비용도 부가하지 않기 때문이다. 테스트 단계시 동일한 테스트 장비가 사용되기 때문에 절감이 또한 실현된다. 또 다른 이점은, 패키지가 표준의 조작용 측면 레일을 계속적으로 사용함으로 비표준 레일의 사용에 어떠한 비용 증가도 부가하지 않는다는 것이다.
이전의 논의는, 2차 회로에 접속된 하나뿐인 편심 타이 바가 UL 명세를 만족시키는데 요구되었던 제 1실시예로 돌아간다. 리드프레임의 대향 단부에 위치한 다른 쪽 타이 바는 패키지의 중심선을 따라 1차 구조에 장착되는데, 그 이유는 패키지의 상기 단부에 위치한 핀들이 1차 회로 구성요소에 관련된 전부이기 때문이다. 변형 실시예에서, 타이 바는 리드프레임의 각 단부에서 편심 장착될 수 있으며 1차 또는 2차 회로중 어느 하나에 접속될 수 있다. 예를 들어, 이는, 유사한 외부 간격 요건이 분리 회로들 사이에서 필수적인 제 3의 분리 회로를 패키지가 포함하는 경우 이점이 있을 수 있다. 외부 핀의 위치 및 서로 다른 회로의 핀에 근접한 위치는 타이 바중 하나 또는 그 양자 어느 것이 편심 배치되어야 하는 지를 결정한다. 소형의 형상인자를 보여주는 본 발명의 단지 한 실시예가 상세히 기술되었지만, 본 발명은 본 발명의 참뜻 및 범위를 벗어나지 않고 쿼드 플랫 팩 ( Quad Flat Pack )패키지용 리드프레임과 같은 다른 형태로 구현될 수 있음을 이해해야 한다. 특히, 상기 언급된 디바이스는 1차 또는 2차 회로 어느 하나를 통해 리드프레임에 접속된 복수개의 타이 바 및 레일을 사용하여 제조될 수 있다. 게다가, 타이 바를 지지 구조에 고정시키는 다른 기술들은 전기한 설명에 또한 포함된다. 그렇지만, 실질적인 제조는 다소 차이가 있을 수 있음으로 본 실례들은 예시적인뿐 제한적이지 않은 것으로 여겨져야 하며 본 발명은 본원에 주어진 상술에 제한되는 것이 아니라, 첨부된 특허청구의 범위내에서 수정될 수 있다.

Claims (28)

  1. 전기적으로 분리된 회로를 패키징하는 방법에 있어서,
    (a) 도전성 재료의 박판으로 부터 리드프레임의 제 1 단부에 위치한 적어도 하나의 타이 바를 지니는 리드프레임을 형성하는 단계로서, 타이 바 ( tie bar ) 의 제 1 단부는 타이 바로 부터 가장 인접한 1차 회로 핀 까지의 간격이 패키지 폭의 절반보다 크도록 2차 회로를 통해 상기 리드 프레임에 편심 ( off - center ) 접속되고, 타이 바의 제 2 단부는 외부 측면 레일 ( rail ) 에 접속되며,
    상기 외부 측면 레일이, 제조하는 동안에 리드프레임을 지지하도록 배열되는, 리드프레임을 형성하는 단계 ;
    (b) 상기 리드프레임에 1차 회로 및 2차 회로를 포함하는 전자 구성요소들을 고정시키는 단계 ;
    (c) 상기 전자 구성요소들이 상기 리드프레임과 전기 통신하도록 전자 구성요소들을 전기적으로 연결하는 단계 ;
    (d) 외부 보호 패키지를 형성하도록 상기 전자 구성요소 및 리드프레임의 내부 일부상에 캡슐봉입 재료를 모울딩 ( molding ) 하는 단계 ; 및
    (e) 패키지 모울드의 단부에 위치한 타이 바를 절단함으로써 패키지를 미세조정 ( trimming )하여 상기 외부 측면 레일을 제거하는 단계를 포함하는 것을 특징으로 하는 패키징 방법.
  2. 제 1 항에 있어서, 상기 편심 타이 바와 상기 가장 인접한 1차 회로 핀 사이의 간격은 적어도 6.4 mm ( 252 mil ) 임으로써 UL - 1950 간격 요건을 만족시키는 것을 특징으로 하는 패키징 방법.
  3. 제 1 항에 있어서, 상기 타이 바는 상기 1차 회로에 접속되는 것을 특징으로 하는 패키징 방법.
  4. 제 3 항에 있어서, 상기 타이 바와 가장 인접한 2차 회로 핀 사이의 간격을 적어도 6.4 mm ( 252 mil ) 임으로써 UL - 1950 간격 요건을 만족시키는 것을 특징으로 하는 패키징 방법.
  5. 제 1 항에 있어서, 상기 1차 및 2차 회로와 그의 연관된 구성요소 사이의 내부 간격은 적어도 0.4 mm ( 15.75 mil ) 인 것을 특징으로 하는 패키징 방법.
  6. 제 1 항에 있어서, 상기 외부 레일은 패키지 모울딩의 외부에 있는 것을 특징으로 하는 패키징 방법.
  7. 제 1 항에 있어서, 상기 전자 구성요소들의 전기적 연결은 와이어 본딩 ( wire bonding ) 에 의해 이행되는 것을 특징으로 하는 패키징 방법.
  8. 제 1 항에 있어서, 상기 캡슐봉입 재료는 트랜스퍼 모울딩 ( transfer molding ) 에 의해 플라스틱 도포되는 것을 특징으로 하는 패키징 방법.
  9. 2중 인라인 ( dual in - line ) 형 패키지에 있어서,
    (a) 1차 회로 ; 상기 1차 회로로 부터 분리된 2차 회로 ;
    (b) 각 리드의 제 1 단부가 연관된 회로 구성요소에 전기적으로 연결된 복수개의 리드를 지니는 리드프레임 조립체 ;
    (c) 종방향 중심선을 지니는 외부 보호 패키지를 형성하도록 상기 회로 구성요소 및 리드프레임의 내부 일부상에 모울딩된 캡슐봉입 재료 ; 및
    (d) 상기 2차 회로를 통해 리드프레임에 접속되고 상기 외부 보호 패키지의 제 1 에지 상에 노출된 타이 바로서, 상기 타이 바와 가장 인접한 1차 회로핀 사이의 간격이 패키지 폭의 절반 보다 크도록 패키지의 종방향 중심선에 대해 편심 배치된, 타이 바를 포함하며,
    상기 타이 바는 패키지의 외부에 있는 측면 레일에 접속하도록 배치되어, 제조하는 동안 리드프레임을 지지하는 것을 특징으로 하는 2중 인라인형 패키지.
  10. 제 9 항에 있어서, 상기 2중 인라인형 패키지는 스루홀 ( through hole ) 또는 플러그인 소켓 ( plug - in socket )용 2중 인라인( DIP ) 패키지인 것을 특징으로 하는 2중 인라인형 패키지.
  11. 제 9 항에 있어서, 상기 2중 인라인형 패키지는 표변 장착용 소형 윤곽( small outline ; SO ) 패키지인 것을 특징으로 하는 2중 인라인형 패키지.
  12. 제 9 항에 있어서, 상기 회로 구성요소는 본명 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는 2중 인라인형 패키지.
  13. 제 9 항에 있어서, 상기 캡슐봉입 재료는 사출 성형 플라스틱인 것을 특징으로 하는 2중 인라인형 패키지.
  14. 제 9 항에 있어서, 상기 타이 바는 상기 1차 회로에 접속되는 것을 특징으로 하는 2중 인라인형 패키지.
  15. 제 15 항에 있어서, 상기 타이 바와 가장 인접한 2차 회로 핀 사이의 간격은 패키지 폭의 절반 보다 큰 것을 특징으로 하는 2중 인라인형 패키지.
  16. 분리된 전원 회로용 전자 패키지에 있어서,
    (a) 연관된 내부 1차 회로 구성요소를 지니는 1차 회로 및 연관된 내부 2차 회로 구성요소를 지니는 2차 회로로서, 서로 분리되어 있는 1차 및 2차 회로;
    (b) 연관된 회로 구성요소에 전기적으로 연결된 복수개의 리드로서, 상기 연관된 회로 구성요소에 해당하는 회로의 일부를 각각 형성하는 복수개의 리드를 지니는 리드프레임 ;
    (c) 폭을 지니는 외부 보호 패키지를 형성하도록 상기 회로 구성요소 및 리드프레임의 안쪽 일부 상에 모울딩된 캡슐봉입 재료로서, 리드의 일부가 상기 보호 패키지로부터 외부로 연장되어 외부 핀을 형성하며, 상기 외부 보호 패키지는 종방향 중심선을 지니고; 상기 1차 및 2차 회로의 내부 일부는 적어도 최소의 제 1 의 미리 결정된 간격으로 이격되며 ; 상기 1차 및 2차 회로의 외부 일부는 상기 외부 보호 패키지 폭의 절반 보다 큰 적어도 최소의 제 2 의 미리 결정된 간격으로 이격되는, 캡슐봉입 재료 ; 및
    (d) 상기 2차 회로를 통해 상기 리드 프레임에 접속되고 상기 외부 보호 패키지의 제 1 에지상에 노출되는 타이 바로서, 상기 타이 바는 패키지의 종방향 중심선에 대해 편심 배치됨으로써 가장 인접한 1차 회로 핀과 상기 타이 바 사이의 간격이 패키지 폭의 절반보다 크며, 상기 타이 바는 상기 1차 및 2차 회로 구성요소 중 하나를 통해 상기 리드프레임에 접속되고, 상기 타이 바는 적어도 최소의 제 2 의 미리 결정된 간격만큼 다른 회로 구성요소의 외부 핀으로부터 이격되는, 타이바
    를 포함하는 것을 특징으로 하는 전자 패키지.
  17. 제 16 항에 있어서, 상기 제 1 의 미리 결정된 간격은 0.4 mm ( 15.75 mil ) 인 것을 특징으로 하는 전자 패키지.
  18. 제 16 항에 있어서, 상기 제 2 의 미리 결정된 간격은 6.4 mm ( 252 mil ) 인 것을 특징으로 하는 전자 패키지.
  19. 제 16 항에 있어서, 상기 타이 바는 상기 2차 회로에 접속되는 것을 특징으로 하는 전자 패키지.
  20. 제 16 항에 있어서, 상기 회로 구성요소는 본딩 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는 전자 패키지.
  21. 제 16 항에 있어서, 상기 캡슐봉입 재료는 사출 성형 플라스틱인 것을 특징으로 하는 전자 패키지.
  22. 제 16 항에 있어서, 상기 타이 바는 상기 1차 회로에 접속된 것을 특징으로 하는 전자 패키지.
  23. 제 22 항에 있어서, 가장 인접한 2차 회로 핀과 상기 타이 바 사이의 간격은 패키지 폭의 절반보다 큰 것을 특징으로 하는 전자 패키지.
  24. 제 16 항에 있어서, 상기 패키지는 쿼드 플랫 팩 ( Quad Flat Pack ) 인 것을 특징으로 하는 전자 패키지.
  25. 분리된 전원 회로용 전자 패키지에 있어서,
    (a) 1차 회로 ; 상기 1차 회로로 부터 분리된 2차 회로 ;
    (b) 각 리드의 제 1 단부가 연관된 회로 구성요소에 전기적으로 연결된 복수개의 리드를 지니는 리드프레임 조립체 ;
    (c) 종방향 중심선을 지니는 외부 보호 패키지를 형성하도록 상기 회로 구성요소 및 리드프레임의 일부상에 모울딩된 캡슐봉입 재료 ; 및
    (d) 두 개의 단부를 지니는 타이 바로서, 제 1 단부는 상기 리드프레임에 접속되고, 제 2 단부는 상기 외부 보호 패키지의 제 1 단부를 통해 노출되어 그와 함께 정렬되며, 상기 타이 바는 상기 패키지의 종방향 중심선을 따라 위치하며, 상기 타이 바는 상기 패키지의 외부에 있는 측면 레일에 접속하도록 배치되어 제조하는 동안 상기 리드프레임을 지지하는, 타이 바
    를 포함하는 것을 특징으로 하는 전자 패키지.
  26. 제 25 항에 있어서, 상기 타이 바는 상기 1차 및 2차 회로 구조 중 하나에 접속되는 것을 특징으로 하는 전자 패키지.
  27. 제 25 항에 있어서, 상기 회로 구성요소는 본딩 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는 전자 패키지.
  28. 제 25 항에 있어서, 상기 캡슐봉입 재료는 사출성형된 플라스틱인 것을 특징으로 하는 전자 패키지.
KR1019960704728A 1994-12-28 1995-12-11 분리회로용전자패키지 KR100360078B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/364,700 1994-12-28
US08/364,700 US5491360A (en) 1994-12-28 1994-12-28 Electronic package for isolated circuits

Publications (2)

Publication Number Publication Date
KR970701431A KR970701431A (ko) 1997-03-17
KR100360078B1 true KR100360078B1 (ko) 2003-01-24

Family

ID=23435687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960704728A KR100360078B1 (ko) 1994-12-28 1995-12-11 분리회로용전자패키지

Country Status (5)

Country Link
US (1) US5491360A (ko)
EP (1) EP0748519B1 (ko)
KR (1) KR100360078B1 (ko)
DE (1) DE69526850T2 (ko)
WO (1) WO1996020502A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3205235B2 (ja) * 1995-01-19 2001-09-04 シャープ株式会社 リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
JP3907743B2 (ja) * 1995-05-11 2007-04-18 ローム株式会社 半導体装置
US6008538A (en) 1996-10-08 1999-12-28 Micron Technology, Inc. Method and apparatus providing redundancy for fabricating highly reliable memory modules
US5894549A (en) * 1997-12-12 1999-04-13 Scenix Semiconductor, Inc. System and method for fault detection in microcontroller program memory
DE10205563B4 (de) * 2002-02-11 2009-06-10 Advanced Micro Devices, Inc., Sunnyvale Gehäustes Halbleiterbauelement mit zwei Die-Paddles sowie zugehöriges Herstellungsverfahren
JP2004055080A (ja) * 2002-07-23 2004-02-19 Renesas Technology Corp 半導体メモリモジュールおよびそれに用いる半導体チップの製造方法
US6927482B1 (en) * 2003-10-01 2005-08-09 General Electric Company Surface mount package and method for forming multi-chip microsensor device
US8111108B2 (en) 2008-07-29 2012-02-07 Sand9, Inc. Micromechanical resonating devices and related methods
US9349628B2 (en) 2013-02-25 2016-05-24 Advanced Micro Devices, Inc. Method and an alignment plate for engaging a stiffener frame and a circuit board
DE102017202770B4 (de) * 2016-08-31 2023-06-07 Infineon Technologies Austria Ag Halbleiterchipgehäuse mit einem sich wiederholenden Grundflächenmuster

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2598032B1 (fr) * 1986-04-28 1991-08-09 Burr Brown Corp Circuit integre hybride pour amplificateur d'isolation
US4780795A (en) * 1986-04-28 1988-10-25 Burr-Brown Corporation Packages for hybrid integrated circuit high voltage isolation amplifiers and method of manufacture
GB2219435B (en) * 1988-06-02 1991-07-03 Burr Brown Corp Plastic encapsulated multichip hybrid integrated circuit
JP2708320B2 (ja) * 1992-04-17 1998-02-04 三菱電機株式会社 マルチチップ型半導体装置及びその製造方法
US5444600A (en) * 1992-12-03 1995-08-22 Linear Technology Corporation Lead frame capacitor and capacitively-coupled isolator circuit using the same

Also Published As

Publication number Publication date
DE69526850T2 (de) 2003-01-23
US5491360A (en) 1996-02-13
EP0748519A1 (en) 1996-12-18
DE69526850D1 (de) 2002-07-04
EP0748519B1 (en) 2002-05-29
KR970701431A (ko) 1997-03-17
WO1996020502A1 (en) 1996-07-04

Similar Documents

Publication Publication Date Title
US5763952A (en) Multi-layer tape having distinct signal, power and ground planes, semiconductor device assembly employing same, apparatus for and method of assembling same
US5808359A (en) Semiconductor device having a heat sink with bumpers for protecting outer leads
US6087204A (en) Method of making a multi-layer lead frame
JPH07273268A (ja) 半導体パッケージ及び半導体パッケージ用リードフレーム
US5299091A (en) Packaged semiconductor device having heat dissipation/electrical connection bumps and method of manufacturing same
US6163069A (en) Semiconductor device having pads for connecting a semiconducting element to a mother board
KR100360078B1 (ko) 분리회로용전자패키지
US6171888B1 (en) Multi-layer tab tape having distinct signal, power and ground planes, semiconductor device assembly employing same, apparatus for and method of assembling same
US20220157700A1 (en) Two sided bondable lead frame
US7102216B1 (en) Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
US11538742B2 (en) Packaged multichip module with conductive connectors
US5393705A (en) Molded semiconductor device using intermediate lead pattern on film carrier formed from lattice pattern commonly available for devices and process of fabrication thereof
KR100830574B1 (ko) 반도체 소자 패키지
JPH05343610A (ja) 混成集積回路装置
JPS58178544A (ja) リ−ドフレ−ム
US8211748B2 (en) Systems and methods for low profile die package
US20230136784A1 (en) Semiconductor device package with thermal pad
JPS62226649A (ja) ハイブリツド型半導体装置
JPS5972755A (ja) 半導体装置
KR101824725B1 (ko) 반도체 패키지
KR200169976Y1 (ko) 반도체 패키지
JPH06216492A (ja) 電子装置
JPH0661380A (ja) 半導体装置
JPS6050347B2 (ja) シングルインライン半導体装置用リ−ドフレ−ム
JPH09181256A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130927

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140929

Year of fee payment: 13

EXPY Expiration of term