KR100358616B1 - 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법 및 전사 마스크 - Google Patents

하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법 및 전사 마스크 Download PDF

Info

Publication number
KR100358616B1
KR100358616B1 KR1019990044789A KR19990044789A KR100358616B1 KR 100358616 B1 KR100358616 B1 KR 100358616B1 KR 1019990044789 A KR1019990044789 A KR 1019990044789A KR 19990044789 A KR19990044789 A KR 19990044789A KR 100358616 B1 KR100358616 B1 KR 100358616B1
Authority
KR
South Korea
Prior art keywords
pattern
partial batch
batch wafer
wafer pattern
charged particle
Prior art date
Application number
KR1019990044789A
Other languages
English (en)
Other versions
KR20000047535A (ko
Inventor
야마다야수히사
Original Assignee
닛폰 덴키(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛폰 덴키(주) filed Critical 닛폰 덴키(주)
Publication of KR20000047535A publication Critical patent/KR20000047535A/ko
Application granted granted Critical
Publication of KR100358616B1 publication Critical patent/KR100358616B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/302—Controlling tubes by external information, e.g. programme control
    • H01J37/3023—Programme control

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electron Beam Exposure (AREA)

Abstract

회로 설계 데이터에 기초하여 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴을 작성하는 방법이 개시되어 있다. 이러한 방법은, 리소그래피된 층의 패턴의 회로 설계 데이터와 상기 리소그래피된 층 아래의 베이스 층의 패턴의 회로 설계 데이터 사이에서 층간 연산을 실행하여 적집합 패턴을 추출하는 단계와;
상기 적집합 패턴을 부분적 일괄 웨이퍼 패턴의 대상 영역이 되도록 설정하여 부분적 일괄 웨이퍼 패턴의 데이터를 작성하는 단계를 갖는다.

Description

하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법 및 전사 마스크{Method for making partial full-wafer pattern and a trasfer mask for charged particle beam lithography}
본 발명은 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴을 작성하기 위한 방법에 관한 것이고, 보다 상세하게는 엄격한 사이즈 정밀도로 패턴이 전사될 수 있게 하는 부분적 일괄 웨이퍼 패턴을 작성하기 위한 방법에 관한 것이다.
LSI의 집적 밀도가 증가함에 따라, 광 해상력의 한계 보다 낮은 미세 패턴의 노광에 대해, 포토리소그래피를 대신해 하전 입자빔, 즉 전자빔 및 X-선을 사용하는 리소그래피가 이용되기 시작하고 있다.
하전 입자빔을 사용하는 하전 입자빔 리소그래피, 즉 전자빔을 사용하는 전자빔 리소그래피는, 광 해상력의 한계 보다 낮은 미세 패턴이 전자빔을 사용하여 피전사체상에 전사된다. 종래, 그러한 패턴은 가변 성형 전자빔을 사용하여 단일 스트록 드로잉(single-stroked-drawing)에 의해 기판상에 직접 기록된다.
단일 스트록 드로잉은 기록될 LSI 회로의 패턴이 가변 성형 전자빔의 사이즈로 분할되고, 분할된 부분이 전자빔을 사용하여 기록되는 방법이 된다. 이러한 것을 가변 성형 방법이라 한다. 예컨대, LSI 회로의 패턴을 기록하는데 있어, LSI 회로를 구성하고 있는 모든 패턴들이 노광될 수 있는 샷(shot)의 크기로 분할된 구형빔이 다수의 노광 샷들에 이용된다.
하지만, 가변 성형 방법에 있어서, 기록될 패턴이 미세하게 됨에 따라, 샷들의 수는 급속하게 증가하게 된다. 따라서 처리량이 현저하게 감소하게 된다.
이와 같이 가변 성형 방법의 생산성이 낮아지게 되므로, 전자빔 리소그래피의 분야에서는, 생산성을 향상시키기 위해 마스트 또는 래티클을 사용하는 광 또는 X-선에 의한 전사 방법과 같이, 소망하는 패턴을 갖는 전자빔의 노광용 전사 마스크를 사용하며, 반복 패턴이 순차적으로 전자빔에 노광되는 소위 부분적 일괄 웨이퍼 전자빔 노광 방법이 최근에 이용되고 있다. 예컨대, 종래 가변 성형 방법에서 40 내지 80 샷들을 필요로 하는 패턴은 한번의 샷으로 노광될 수 있다.
부분적 일괄 웨이퍼 전자빔 노광 방법으로 노광되는 반복 패턴은 통상 부분적 일괄 웨이퍼 패턴이라 한다. 일반적으로, 부분적 일괄 웨이퍼 패턴 만의 사이즈는 단일의 부분적 일괄 웨이퍼 전자 노광에 의해 노광될 수 있는 최대 노광 가능한 영역 보다 작아야 한다. 부분적 일괄 웨이퍼 패턴에 대한 마스크 패턴은, 반복 패턴과 유사한 형상을 갖는 관통 구멍으로서, 부분적 일괄 웨이퍼 전자 노광에 대한 전사 마스크상에 형성된다.
마스크상에 관통 구멍을 형성하는데 있어서, 각각의 부분적 일괄 웨이퍼 패턴에 대한 마스크 패턴의 패턴 데이터는 부분적 일괄 웨이퍼 패턴에 대한 패턴 데이터에 기초하여 작성되고, 관통 구멍은 전자빔 리소그래피 시스템을 사용하는 데이터에 기초하여 마스크상에 형성된다.
부분적 일괄 웨이퍼 전자빔 노광에 대한 마스크에는 일반적으로 부분적 일괄웨이퍼 패턴에 대한 다수 마스크 패턴들과 가변 성형에 대한 적어도 하나의 마스크 패턴이 제공된다.
부분적 일괄 웨이퍼 전자빔 노광 방법은, 관통 구멍으로 형성된 마스크 패턴을 포함하는 스텐실 마스크(stencil mask)가 전자총과 기판 사이에 위치되고, 마스크 패턴이 1회의 전자빔 노광에 의해 기판상에 전사되는 방법이 된다.
예컨대, 메모리 회로의 대부분의 영역들은 셀이라 불리는 일정한 형상으로 된 반복된 단위 패턴들로 구성된다. 단위 패턴들의 그룹은, 부분적 일괄 웨이퍼 패턴으로서, 마스크 상에 형성되며, 이러한 마스크를 사용하여 전자빔 노광을 실행함으로써, 셀들의 그룹이 하나의 샷으로 기판상에 전사될 수 있다.
여기에서, 도 1을 참조하여, 부분적 일괄 웨이퍼 전자빔 노광을 실행하는 부분적 일괄 웨이퍼 전자빔 리소그래피 시스템이 간단히 기술된다.
도 1에 도시된 바와 같이, 부분적 일괄 웨이퍼 전자빔 리소그래피 시스템(50)은, 일반적으로 전자총(52)과, 전자총(52)으로부터 방출된 전자빔을 구형으로 성형하기 위해 렌즈들 및 구멍들로 구성된 구형 빔 성형 시스템(54)과, 아래측의 부분적 일괄 웨이퍼 패턴 마스크의 소망하는 마스크 패턴상에 조사되도록 구형 전자빔을 편향시키는 편향기(56)와, 구형 전자빔을 부분적 일괄 웨이퍼 패턴으로 패터닝하기 위해 렌즈들 및 부분적 일괄 웨이퍼 전사 마스크(58)가 제공되는 부분적 일괄 웨이퍼 패터닝 시스템(60)과, 웨이퍼 W 상에 부분적 일괄 웨이퍼 패턴을 조사하도록 축소 투영 렌즈 및 편향기로 구성된 투영 시스템(62)을 구비한다.
부분적 일괄 웨이퍼 패턴의 다수의 마스크 패턴들은 하나의 부분적 일괄 웨이퍼 전사 마스크(58) 상에 형성되며, 부분적 일괄 웨이퍼 패턴에 대한 마스크 패턴의 선택 우선순위가 높아질 수 록, 중심에 보다 가깝게 위치된다. 또한, 부분적 일괄 웨이퍼 전사 마스크(58)에는 가변 형성용의 마스크 패턴으로서 이용될 큰 수치의 구경을 갖는 구멍이 제공된다.
부분적 일괄 웨이퍼 전자빔 노광을 실행하기 위하여, 회로 설계 데이터에 기초한 부분적 일괄 웨이퍼 패턴을 작성할 필요가 있다. 이러한 목적을 위하여, 부분적 일괄 웨이퍼 전자빔 노광 시스템의 부분으로서 또는 부분적 일괄 웨이퍼 전자빔 노광 시스템으로부터의 개별 시스템으로서, 데이터 처리 시스템이 제공된다.
도 2에 도시된 바와 같이, 데이터 처리 시스템은 IC 회로의 회로 설계 데이터로부터 마스크 데이터 및 노광 데이터를 작성하고, 이들을 출력한다. 즉, 데이터 처리 시스템은 IC 회로의 회로 설계 데이터의 데이터 처리에 의해 노광 데이터를 작성하고, 이를 전자빔 노광 시스템으로 출력한다. 또한, 부분적 일괄 웨이퍼 패턴을 추출하도록 IC 회로의 회로 설계 데이터로부터 부분적 일괄 웨이퍼 패턴의 추출 처리를 시행하고, 추출된 부분적 일괄 웨이퍼 패턴 데이터의 데이터 처리에 의해 마스크 데이터를 작성하며, 이를 마스크 형성 시스템에 출력한다.
마스크 데이터는 추출된 부분적 일괄 웨이퍼 패턴에 기초하여 전사 마스크 상에 마스크 패턴을 작성하기 위한 데이터이다.
노광 데이터는 전자빔 리소그래피 시스템을 사용하여 노광시키는데 필요한 데이터로서, 칩내의 패턴 위치를 나타내는 데이터, 예컨대 부분적 일괄 웨이퍼 패턴에 대하여, 웨이퍼상의 노광 위치, 식별 번호, 그 식별 번호를 갖는 부분적 일괄웨이퍼 패턴이 마스크상의 어느 위치에 위치하는지 등을 나타내는 데이터가 된다. 또한, 가변 성형 패턴에 대해서는, 노광의 위치, 사이즈, 형상 코드 등을 나타내는 데이터가 된다.
이들 모든 데이터는 데이터 처리 시스템에 의해 회로 설계 데이터로부터 자동적으로 추출되어 처리된다.
부분적 일괄 웨이퍼 전자빔 노광을 실행하는데 있어서, 반복된 패턴(단위 패턴) 만이 부분적 일괄 웨이퍼 패턴으로서 미리 정해져 있는 것으로 가정될 수 있다. 하지만, 이러한 경우에 회로의 설계자는 미리 정해진 단위 패턴(반복된 패턴)의 형상에 의해 제한되며, 따라서 회로 설계에서의 자유도가 손실된다. 따라서, 반도체 장치에 원하는 특성을 가능하게 하는 최적의 회로 설계는 어렵게 된다.
그에 따라, 회로 설계의 유연성을 얻기 위해서는, 반복성을 고려하여 자유롭게 설계된 패턴의 회로 설계 데이터로부터 부분적 일괄 웨이퍼 패턴을 추출할 필요가 있게 된다. 또한, 부분적 일괄 웨이퍼 전자빔 노광을 효과적으로 실행하기 위하여, 샷들의 수가 최소화되도록 부분적 일괄 웨이퍼 패턴을 추출할 필요가 있다.
이러한 것은 상술한 부분적 일괄 웨이퍼 패턴의 추출 처리가 되며, 데이터 처리 시스템에 의해 회로 설계 데이터로부터 노광 데이터를 작성하는 처리와 함께 자동적으로 실행된다.
부분적 일괄 웨이퍼 패턴의 추출은 중복(overlap) 처리 또는 프로세스 마진(process margin) 처리가 실행된 후 회로 데이터에 대해 행해진다.
부분적 일괄 웨이퍼 패턴의 추출 처리에 있어서, 먼저 부분적 일괄 웨이퍼패턴의 형성 가능 영역내에서 반복된 패턴들이 회로 데이터로부터 추출된다. 이때 추출된 패턴은 후보 부분적 일괄 웨이퍼 패턴이라 한다. 후보 부분적 일괄 웨이퍼 패턴의 수는 제한되지 않는다. 예컨대, 접촉 구멍들에 256 Mbit DRAM을 설치하는 경우, 상기 수는 300 이상이 된다.
후보 부분적 일괄 웨이퍼 패턴을 추출하는데 있어서, 칩에서 각각의 부분적 일괄 웨이퍼 패턴이 얼마나 많은 횟수로 이용되는지 계산되며, 그리고 부분적 일괄 웨이퍼 패턴이 얼마나 많은 구형의 패턴들로 형성되는지 계산된다. 다음으로, 미리 정해진 기준에 따라서, 후보 부분적 일괄 웨이퍼 패턴의 우선순위가 결정된다. 실제로 마스크에 배치될 수 있는 수 만큼의 부분적 일괄 웨이퍼 패턴들이, 우선순위의 높은 순서로 후보 부분적 일괄 웨이퍼 패턴으로부터 부분적 일괄 웨이퍼 전자빔 노광될 팬턴들로서 선택된다.
선택된 부분적 일괄 웨이퍼 패턴들에는 우선순위의 높은 순서로 식별 번호들이 제공된다. 다음으로, 이들은 식별 번호의 순서로 편향 영역의 중심에서부터 배치된다. 배치된 편향 영역 패턴은 마스크 작성 데이터가 되며, 이와 같이 배치된 위치 정보는 노광 데이터로서 주어진다. 식별 번호는 부분적 일괄 웨이퍼 패턴의 인식 번호로서 작용한다.
한편, 낮은 우선순위에 기인하여 노광에 대해 부분적 일괄 웨이퍼 패턴으로서 선택되지 않은 후보 부분적 일괄 웨이퍼 패턴들은 가변 구형 또는 삼각형의 노광 데이터로 역변환되어 가변 성형 방법에 의해 기록된다.
여기에서, 실제 DRAM 메모리 셀 회로을 전사하는데 이용되는 종래의 부분적일괄 웨이퍼 패턴이 상세히 설명된다.
도 5는 베이스 층으로서 확산층 패턴의 회로 설계 데이터 및 리소그래피 층으로서 게이트 전극 패턴의 회로 설계 데이터 각각에 기초하여 확산층 패턴 및 게이트 전극 패턴의 레이아웃을 도시한다. 이러한 레이아웃은 양 단부에 패드 영역들(12,14)을 갖는 게이트 전극(16)과, 게이트 전극(16)의 양 측 상에 위치된 확산층들(18A,18B)과, 패드 영역(14) 아래로 확장되며 게이트 전극(16) 및 확산층들(18A,18B)과 동일한 패턴들이 반복되는 부분(도시 안됨)과, 단말 패드 영역(20)을 포함한다.
게이트 전극(16)의 중간 지점에는, 회로 설계자가 게이트 전극 패턴을 설계할 때 단위 패턴들의 경계선(22)이 제공된다. 즉, 회로 설계자는, 패드 영역(12)과 패드 영역(12)으로부터 경계선(22)으로 확장하는 게이트 전극(16)의 절반의 상반부를 갖는 상위 블록과 패드 영역(14)과 패드 영역(14)으로부터 경계선(22)으로 확장하는 게이트 전극(16)의 절반의 하반부를 갖는 하위 블록으로 게이트 전극 패턴을 분할한다.
셀 회로 구조의 설계 데이터에 기초하여 부분적 일괄 웨이퍼 패턴을 작성하는 종래의 방법에 있어서, 큰 반복 수, 즉 참조 수가 큰 패턴이 검색된다. 예컨대, 도 3에 도시된 바와 같이, 회로 설계자에 의한 단위 패턴 분할에 따라서, 게이트 전극(16)의 패턴은 정확히 중간 지점, 즉 길이 방향에서 게이트 전극(16)의 경계선(22)에서 두 부분으로 분할된다. 그에 따라, 한 부분은 도 4a에 도시된 바와 같이 부분적 일괄 웨이퍼 패턴(64)으로서 추출되고, 다른 부분은 도 4b에 도시된 바와 같이 부분적 일괄 웨이퍼 패턴(66)으로서 추출된다.
부분적 일괄 웨이퍼 패턴(64)은 패드 영역(12)과 게이트 전극(16)의 절반(16A)을 가지며, 부분적 일괄 웨이퍼 패턴(66)은 패드 영역(14)과 게이트 전극(16)의 절반(16B)을 갖는다. 68 및 70은 전사 마스크(도시되지 않음)상에 부분적 일괄 웨이퍼 패턴(64,66)을 형성하는데 이용되는 가상적 영역을 규정하는 가상적 경계선들이다. 부분적 일괄 웨이퍼 패턴(64,66)의 패턴 데이터는 기억 장치(도시되지 않음)에 기억된다.
도 5의 레이아웃에서, 부분적 일괄 웨이퍼 패턴으로서 추출될 수 없는 패턴은 가변 성형 방법에 의해 기록된다.
하지만, 종래의 추출 방법은 하기와 같은 문제점들을 안고 있다.
첫 번째로, 전자빔 노광에 의해 종래의 추출 방법에 따라 추출된 부분적 일괄 웨이퍼 패턴을 사용하여 웨이퍼 상에 패턴을 전사하는 경우, 엄격한 패턴 정밀도가 요구되는 위치에서 원하는 패턴 정밀도가 얻어질 수 없다는 문제점을 안고 있다. 예컨대, 상술한 예에 있어서, 게이트 전극 패턴들은 확산층 상에 맞춰지므로, 맞춰진 위치에서의 게이트 전극의 폭은 변화하기 쉽고, 확산층 상의 게이트 전극의 폭을 원하는 패턴 정밀도로 유도하기가 기술적으로 어렵다. 따라서, DRAM의 트랜지스터 특성이 소산(dispersion)될 수 있다.
두 번째로, 부분적 일괄 웨이퍼 패턴은 반복 참조 수를 기초하여 결정되므로, 엄격한 패턴 정밀도가 요구되는 영역이 부분적 일괄 웨이퍼 패턴으로서 추출될 수 없다. 따라서, 엄격한 패턴 정밀도가 요구되는 영역은 가변 성형 방법을 사용하여 기록되어야만 한다.
도 1은 전자빔 리소그래피 시스템의 구성을 도시하는 도면.
도 2는 전자빔 노광용의 데이터를 작성하는 프로세스를 도시하는 흐름도.
도 3은 부분적 일괄 웨이퍼 패턴을 작성하는 종래 방법을 설명하는 도면.
도 4a 및 도 4b는 종래 방법에 의한 부분적 일괄 웨이퍼 패턴들을 도시하는 도면.
도 5는 확산층 및 게이트 전극의 레이아웃 패턴을 도시하는 도면.
도 6은 적집합 패턴을 도시하는 도면.
도 7은 적집합 패턴에 마진이 제공된 부분적 일괄 웨이퍼 패턴을 도시하는 도면.
도 8은 도 7의 부분적 일괄 웨이퍼 패턴을 도시하는 도면.
도 9는 마진을 갖는 부분적 일괄 웨이퍼 패턴을 제공하는 또 다른 방법을 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
26,28 : 경계 24 : 적집합 패턴
30,32 : 마진 영역 34 : 부분적 일괄 웨이퍼 패턴
36 : 가상적 경계선
따라서, 본 발명의 목적은 리소그래피되는 패턴이 엄격한 패턴 정밀도로 전사될 수 있는 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴을 작성하는 방법을 제공하는 것이다.
본 발명에 따라, 회로 설계 데이터에 기초하여 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴을 작성하는 방법은:
리소그래피된 층의 패턴의 회로 설계 데이터와 리소그래피된 층 아래의 베이스 층의 패턴의 회로 설계 데이터 사이에 층간 연산을 실행하여 적집합 패턴을 추출하는 단계와;
적집합 패턴을 부분적 일괄 웨이퍼 패턴의 대상 영역이 되도록 설정하여 부분적 일괄 웨이퍼 패턴의 데이터를 작성하는 단계를 구비한다.
본 발명의 다른 특징에 따라, 하전 입자빔 리소그래피용의 전사 마스크는:
회로 설계 데이터에 기초하여 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴을 작성하는 방법에 의해 작성되는 부분적 일괄 웨이퍼 패턴을 구비하며;
상기 방법은:
리소그래피된 층의 패턴의 회로 설계 데이터와 리소그래피된 층 아래의 베이스 층의 패턴의 회로 설계 데이터 사이에 층간 연산을 실행하여 적집합 패턴을 추출하는 단계와;
적집합 패턴을 부분적 일괄 웨이퍼 패턴의 대상 영역이 되도록 설정하여 부분적 일괄 웨이퍼 패턴의 데이터를 작성하는 단계를 구비한다.
본 발명의 발명자는, 부분적 일괄 웨이퍼 패턴에 요구되는 엄격한 패턴 정밀도는, 리소그래피된 층의 부분 자체 보다는 베이스 층의 특정 부분과의 위치 및 치수 관계에 대하여 실질적으로 요구된다는 것을 착안하였다. 예컨대, 게이트 전극의 폭은, 전체의 길이 방향에서의 높은 패턴 정밀도가 물론 필요하게 되지만, 확산층과의 위치 및 치수 관계에 대해 특히 엄격한 패턴 정밀도가 요구된다.
상술한 부분적 일괄 웨이퍼 패턴의 경우를 고려하면, 상대적인 위치 및 치수 관계에 대해 엄격한 정밀도를 요구하는 부분은 게이트 전극과 확산층 사이의 중복 영역의 게이트 전극 폭이 된다. 따라서, 종래의 부분적 일괄 웨이퍼 패턴은 확산층상에 위치하고 있는 게이트 전극의 중간(경계선 22)에서 분할되고, 노광시에 분할된 패턴들이 함께 접속되므로, 전사된 패턴의 패턴 정밀도는 위치 편차에 의해 감소하게 된다.
그러므로, 본 발명자는 리소그래피된 층의 부분적 일괄 웨이퍼 패턴을 추출할 때 베이스 층의 레이아웃이 고려되어야 한다는 것을 착안하였다.
한편, 본 발명에 있어서, 층간 연산은 리소그래피된 층의 패턴의 회로 설계 데이터와 리소그래피된 층 아래의 베이스 층의 패턴의 회로 설계 데이터 사이의 적집합 패턴을 계산하는 연산을 의미한다. 이와 같이, 본 발명의 방법에서 기술된 적집합 패턴은 리소그래피된 층의 패턴과 베이스 층의 패턴이 서로간에 중복되는 영역이 된다.
회로 설계 데이터에 기초하여 부분적 일괄 웨이퍼 패턴을 추출하는데 있어서, 대상 영역 이외의 부분적 일괄 웨이퍼 패턴을 작성에 우선하여 대상 영역의 부분적 일괄 웨이퍼 패턴의 데이터가 작성되고, 부분적 일괄 웨이퍼 전자빔 노광에서의 높은 선택 우선순위가 대상 영역의 부분적 일괄 웨이퍼 패턴으로 지정된다.
본 발명은 첨부된 도면을 참조하여 보다 상세하게 설명될 것이다.
이후, 본 발명의 적절한 실시예들이 도면을 첨부하여 설명된다.
먼저, 본 발명에 따른 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴을 작성하는 방법이, 게이트 전극 패턴이 확산층 상으로 전사되는 프로세스에 적용되는 실시예를 기술한다. 이러한 예의 설명으로서 도 5 내지 도 9가 제공된다.
본 예에 있어서, 게이트 전극 패턴을 전사하는데 이용되는 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴이 작성된다. 확산층 패턴을 포함하는 층은 베이스 층이고, 게이트 전극 패턴을 포함하는 층은 리소그래피된 층이다.
도 5는 베이스 층으로서 확산층 패턴의 회로 설계 데이터와 리소그래피된 층으로서 게이트 전극 패턴의 회로 설계 데이터에 기초한 각각의 확산층 패턴 및 게이트 전극 패턴의 레이아웃을 도시한다. 이러한 레이아웃은 양 단부에 패드 영역들(12,14)을 갖는 게이트 전극(16)과, 게이트 전극(16)의 양 측 상에 위치된 확산층들(18A,18B)과, 패드 영역(14) 아래로 확장되며 게이트 전극(16) 및 확산층들(18A,18B)과 동일한 패턴들이 반복되는 부분(도시 안됨)과, 말단 패드 영역(20)을 포함한다.
게이트 전극(16)의 중간 지점에는, 회로 설계자가 게이트 전극 패턴을 설계할 때 단위 패턴들의 경계선(22)이 제공된다. 즉, 회로 설계자는, 패드 영역(12)과 패드 영역(12)으로부터 경계선(22)으로 확장하는 게이트 전극(16)의 절반의 상반부를 갖는 상위 블록과 패드 영역(14)과 패드 영역(14)으로부터 경계선(22)으로 확장하는 게이트 전극(16)의 절반의 하반부를 갖는 하위 블록으로 게이트 전극 패턴을 분할한다.
먼저, 부분적 일괄 웨이퍼 패턴을 작성하는데 있어서, 리소그래피된 층으로서 게이트 전극 층의 게이트 전극 패턴의 회로 설계 데이터와 베이스 층으로서 확산층의 확산층 패턴의 회로 설계 데이터 사이에서 층간 연산을 실행되며, 그에 따라 도 6에 도시된 바와 같은 적집합 패턴(24)을 추출한다.
여기에서, 적집합 패턴(24)은 확산층들(18A,18B)을 횡단하는 게이트 전극(16)의 횡단부에 대응한다.
이어서, 적집합 패턴(24)을 대상 영역으로 설정하는 부분적 일괄 웨이퍼 패턴의 데이터가 작성된다.
도 7에 도시된 바와 같이, 부분적 일괄 웨이퍼 패턴의 데이터를 작성하는데 있어서, 적집합 패턴(24)을 추출하는 단계 이후에, 적집합 패턴(24)에 부가하여 적집합 패턴(24)의 경계들(26,28)로부터 연속하는 게이트 전극 패턴(16)의 부분들(30,32)이 마진(margin)들로서 포함되는 확장 패턴이 대상 영역으로 설정된다. 그 대상 영역의 부분적 일괄 웨이퍼 패턴(34)의 데이터가 작성된다. 여기에서, 36은 전사 마스크(도시되지 않음) 상에 부분적 일괄 웨이퍼 패턴(34)을 변형하는데 이용되는 가상적 영역을 규정하는 가상적 경계선이 된다.
상기한 단계들을 통하여 얻어진 부분적 일괄 웨이퍼 패턴(34)는, 도 8에 도시된 바와 같이 가상적 경계선(36) 내에 위치된다. 부분적 일괄 웨이퍼 패턴(34)의 데이터는 기억 장치(도시되지 않음)에 기억된다.
부분적 일괄 웨이퍼 패턴(34)의 마스크를 형성하는데 있어서, 부분적 일괄 웨이퍼 패턴(34)의 데이터가 기억 장치로부터 판독되며, 이어서 부분적 일괄 웨이퍼 패턴(34)의 관통 구멍이 공지된 전자빔 리소그래피 시스템을 사용하여 그 패턴 데이터에 기초하여 마스크 기판상에 형성되며, 그에 따라 전사 마스크가 형성된다.
한편, 가상적 경계선(36)은 전사 마스크상에 다른 부분적 일괄 웨이퍼 패턴의 영역과 경계를 규정하는데 이용된다.
부분적 일괄 웨이퍼 패턴(34), 예컨대 패드 영역(12)을 포함하는 게이트 전극(16)의 상반부 및 패드 영역(14)을 포함하는 게이트 전극(16)의 하반부가 적용될 수 없는 도 5의 부분에 대하여는, 또 다른 부분적 일괄 웨이퍼 패턴(도시되지 않음)이 작성된다.
또한, 부분적 일괄 웨이퍼 패턴(34)이 적용될 수 있는 부분에는, 부분적 일괄 웨이퍼 패턴(34)이 적용된다. 부분적 일괄 웨이퍼 패턴(34)이 적용될 수 있는 부분을 제외한 또 다른 부분에 반복된 패턴이 있는 경우, 또 다른 형태를 갖는 부분적 일괄 웨이퍼 패턴(도시되지 않음)이 상술한 방법과 같이 작성된다.
또한, 부분적 일괄 웨이퍼 패턴(34) 및 다른 부분적 일괄 웨이퍼 패턴이 적용될 수 없는 부분, 예컨대 하단의 패드 영역(20)에 대하여, 이전과 같이 가변 성형 방법을 사용하여 그 패턴이 전사된다.
적집합 패턴(24)에 마진 영역들(30,32)을 제공하는 또 다른 방법으로서, 도 9에 도시된 바와 같이, 확장된 확산층들(40A,40B)의 패턴을 베이스 층상에 제공하도록 확산층들(18A,18B)의 패턴을 미리 확장하는 방법이 있다.
이러한 방법에 있어서, 부분적 일괄 웨이퍼 패턴의 데이터를 작성할 때, 적집합 패턴(24)을 추출하는 단계 이후에, 확산층들(18A,18B)의 패턴이 확장되어 게이트 전극(16)의 패턴의 부분들(30,32)을 포함하게 되고, 그에 따라 확장된 확산층들(40A,40B)의 패턴을 제공한다. 이어서, 적집합 패턴(24)이 추출되고, 추출된 적집합 패턴(24)이 부분적 일괄 웨이퍼 패턴(42)으로서 그대로 사용된다.
종래의 방법에 있어서는, 상술한 바와 같이, 엄격한 패턴 정밀도가 요구되는 확산층상의 게이트 전극에 노광 샷들을 접속함으로써 부분적 일괄 웨이퍼 패턴이 작성된다.
한편, 본 실시예에 있어서, 부분적 일괄 웨이퍼 패턴은 실질적으로 중요한 부분, 즉 확산층들(18A,18B)을 횡단하는 게이트 전극 영역들을 일괄적으로 처리하여 작성된다. 따라서, 확산층상에 게이트 전극 패턴을 전사하기 위해 본 실시예에서 형성된 전사 마스크를 사용하여 부분적 일괄 웨이퍼 하전 입자빔 노광을 실행할 경우, 확산층상의 게이트 전극 영역에 노광 샷들을 접속할 필요가 없다. 따라서, 게이트 전극 패턴은 엄격한 허용 패턴 정밀도 내에서 확산층상에 정확하게 전사될 수 있게 된다.
또한, 본 실시예에 있어서, 부분적 일괄 웨이퍼 패턴(34)은 마진들을 포함하므로, 부분적 일괄 웨이퍼 패턴을 위치시킬 때 발생하기 쉬운 위치 편차가 보상될 수 있다.
따라서, 게이트 전극 패턴이 본 실시예의 방법에 의해 형성된 부분적 일괄 웨이퍼 전사 마스크를 사용하여 전사되는 MOSFET는 게이트 전극에 대하여 높은 패턴 정밀도를 갖게 된다. 그러므로, 종래의 방법에 의해 작성된 부분적 일괄 웨이퍼 패턴을 포함하는 부분적 일괄 웨이퍼 전사 마스크를 사용하여 이루어진 MOSFET에 비하여, 특성의 소산이 감소하게 되고, 양호한 트랜지스터 특성이 얻어질 수 있다.
본 발명에 있어서, 리소그래피된 층의 회로 설계 데이터와 리소그래피된 층 아래의 베이스 층의 회로 설계 데이터 사이에서 층간 연산이 실행되며, 그에 따라 적집합 패턴이 추출된다. 이어서, 부분적 일괄 웨이퍼 패턴의 데이터가 적집합 패턴을 대상 영역으로 설정하도록 작성된다. 따라서, 리소그래피된 패턴 중에서 실질적으로 중요한 부분, 즉 베이스 층의 패턴과 중복하는 부분을 일괄적으로 처리하여 부분적 일괄 웨이퍼 패턴이 작성된다.
따라서, 본 발명에 따라 형성된 전사 마스크를 사용하여 부분적 일괄 웨이퍼 하전 입자빔 노광을 실행함으로써, 리소그래피된 층의 패턴은 엄격한 패턴 정밀도로 베이스 층상에 정확하게 전사될 수 있다.
그러므로, 종래의 방법에 의해 형성된 부분적 일괄 웨이퍼 전사 마스크를 사용함으로써 얻어진 반도체 장치와 비교하면, 본 발명의 방법에 따라 형성된 전사 마스크를 사용함으로써 얻어진 반도체 장치는 특성 소산의 감소 및 양호한 트랜지스터 특성을 갖게 된다.
본 발명은 완전하고 명료한 개시를 위해 특정 실시예와 관련하여 기술되었지만, 첨부된 청구범위는 이에 제한되지 않으며, 본 명세서에서 기술하는 기본적인 기술 내에서 당 기술 분야에 숙련된 당업자에 의해 야기될 수 있는 모든 변경 및 대안의 구성을 포함하는 것으로 이해해야 한다.

Claims (8)

  1. 회로 설계 데이터에 기초하여 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴을 작성하는 방법에 있어서,
    리소그래피된 층의 패턴의 회로 설계 데이터와 상기 리소그래피된 층 아래의 베이스 층의 패턴의 회로 설계 데이터 사이에서 층간 연산을 실행하여 적집합 패턴을 추출하는 단계와;
    상기 적집합 패턴을 부분적 일괄 웨이퍼 패턴의 대상 영역이 되도록 설정하여 부분적 일괄 웨이퍼 패턴의 데이터를 작성하는 단계를 포함하는, 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법.
  2. 제 1 항에 있어서, 상기 적집합 패턴을 추출하는 단계 이후에, 상기 적집합 패턴에 부가하여, 상기 적집합 패턴으로부터 연속하는 상기 리소그래피된 층의 패턴의 일부를 마진 영역으로 포함하는 확장된 패턴을 상기 부분적 일괄 웨이퍼 패턴의 대상 영역으로 설정하는 단계를 더 포함하는 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법.
  3. 제 1 항에 있어서,
    상기 적집합 패턴을 추출하는 단계 이후에, 상기 적집합 패턴으로부터 연속하는 상기 리소그래피된 층의 패턴의 일부를 포함하도록 상기 베이스 층의 패턴을 확장하는 단계와,
    상기 리소그래피된 층의 패턴의 회로 설계 데이터와 상기 리소그래피된 층 아래의 베이스 층의 상기 확장된 패턴의 회로 설계 데이터 사이에 층간 연산을 실행하여 제 2 적집합 패턴을 추출하는 단계와;
    상기 제 2 적집합 패턴을 부분적 일괄 웨이퍼 패턴의 대상 영역이 되도록 설정하여 부분적 일괄 웨이퍼 패턴의 데이터를 작성하는 단계를 더 포함하는 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법.
  4. 제 1 항에 있어서, 우선 대상 영역에 대한 부분적 일괄 웨이퍼 패턴의 데이터가 우선하여 작성되고, 이어서 부분적 일괄 웨이퍼 패턴의 데이터가 상기 리소그래피된 층의 우선 대상 영역에 포함된 패턴을 제외한 패턴에 대해서 작성되는, 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법.
  5. 제 1 항에 있어서, 상기 부분적 일괄 웨이퍼 패턴으로서 추출된 패턴의 나머지인 리소그래피된 층의 패턴은 가변 성형 방법에 의해 리소그래피되는, 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법.
  6. 제 5 항에 있어서, 작성된 상기 부분적 일괄 웨이퍼 패턴은 식별 번호를 붙여 기억되고, 리소그래피된 층의 패턴의 원 식별 번호 및 베이스 층의 패턴의 원 식별 번호가 기억되는, 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법.
  7. 제 1 항에 있어서, 상기 부분적 일괄 웨이퍼 패턴은 MOSFET를 제조하는데 이용되는 하전 입자빔 리소그패피용의 부분적 일괄 웨이퍼 패턴이고, 상기 리소그래피된 층은 게이트 전극을 위한 층이 되고, 상기 베이스 층은 확산층인, 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법.
  8. 하전 입자빔 리소그래피용의 전사 마스크에 있어서,
    회로 설계 데이터에 기초하여 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴을 작성하는 방법에 의해 작성되는 부분적 일괄 웨이퍼 패턴을 포함하고,
    상기 방법은,
    리소그래피된 층의 패턴의 회로 설계 데이터와 상기 리소그래피된 층 아래의 베이스 층의 패턴의 회로 설계 데이터 사이에서 층간 연산을 실행하여 적집합 패턴을 추출하는 단계와;
    상기 적집합 패턴을 부분적 일괄 웨이퍼 패턴의 대상 영역이 되도록 설정하여 부분적 일괄 웨이퍼 패턴의 데이터를 작성하는 단계를 포함하는, 하전 입자빔 리소그래피용의 전사 마스크.
KR1019990044789A 1998-10-15 1999-10-15 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법 및 전사 마스크 KR100358616B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-293440 1998-10-15
JP10293440A JP2000124101A (ja) 1998-10-15 1998-10-15 荷電粒子線描画用部分一括パターンの作成方法

Publications (2)

Publication Number Publication Date
KR20000047535A KR20000047535A (ko) 2000-07-25
KR100358616B1 true KR100358616B1 (ko) 2002-10-25

Family

ID=17794801

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990044789A KR100358616B1 (ko) 1998-10-15 1999-10-15 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법 및 전사 마스크

Country Status (3)

Country Link
US (1) US6277530B1 (ko)
JP (1) JP2000124101A (ko)
KR (1) KR100358616B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230164A (ja) * 2000-02-18 2001-08-24 Mitsubishi Electric Corp 半導体装置の製造履歴情報搭載方法およびその方法により製造された半導体装置

Also Published As

Publication number Publication date
US6277530B1 (en) 2001-08-21
KR20000047535A (ko) 2000-07-25
JP2000124101A (ja) 2000-04-28

Similar Documents

Publication Publication Date Title
KR100330074B1 (ko) 하전입자선 노광방법 및 웨이퍼상에 패턴을 형성하는 방법
US7594216B2 (en) Method and system for forming a mask pattern, method of manufacturing a semiconductor device, system forming a mask pattern on data, cell library and method of forming a photomask
US7772575B2 (en) Stencil design and method for cell projection particle beam lithography
US7934177B2 (en) Method and system for a pattern layout split
US20080299490A1 (en) Writing method and charged particle beam writing apparatus
KR100920232B1 (ko) Ｄｐｔ 프로세스에 사용하기 위한 패턴의 분해를 수행하는방법, 프로그램물 및 장치
WO2006118098A1 (ja) 半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法
JP2005181523A (ja) 設計パターン補正方法、マスクパターン作成方法、半導体装置の製造方法、設計パターン補正システム、及び設計パターン補正プログラム
US6503671B1 (en) Electron beam writing method
US20060127824A1 (en) Complementary masks and method of fabrication of same, exposure method, and semiconductor device and method of production of same
US6415432B1 (en) Lithography pattern data generation method, lithography pattern fabrication method and charged particle lithography system
KR20020065851A (ko) 광 근접 효과 보정 방법
US6718532B2 (en) Charged particle beam exposure system using aperture mask in semiconductor manufacture
KR100358616B1 (ko) 하전 입자빔 리소그래피용의 부분적 일괄 웨이퍼 패턴 작성 방법 및 전사 마스크
JPH1092708A (ja) 電子線の露光方法
US6352802B1 (en) Mask for electron beam exposure and method of manufacturing semiconductor device using the same
US6080533A (en) Method of patterning photoresist using precision and non-precision techniques
US6481004B2 (en) Circuit pattern design method, exposure method, charged-particle beam exposure system
US6958201B2 (en) Electron beam exposure mask, electron beam exposure method, method of fabricating semiconductor device, and electron beam exposure apparatus
JP2002303968A (ja) 原版とその作製方法及びその原版を用いた露光方法
JPH04252016A (ja) パターン描画方法
US6335127B1 (en) Charged beam mask having strut wider than charged beam, with shape that matches charged beam
JP3206448B2 (ja) 電子ビーム描画装置
CN112255896A (zh) 多重图形热点优化方法
JP5211635B2 (ja) ダミーチップ露光方法及び半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee