KR100353956B1 - 실리콘 기판의 급열 처리 방법 - Google Patents

실리콘 기판의 급열 처리 방법 Download PDF

Info

Publication number
KR100353956B1
KR100353956B1 KR1019997012564A KR19997012564A KR100353956B1 KR 100353956 B1 KR100353956 B1 KR 100353956B1 KR 1019997012564 A KR1019997012564 A KR 1019997012564A KR 19997012564 A KR19997012564 A KR 19997012564A KR 100353956 B1 KR100353956 B1 KR 100353956B1
Authority
KR
South Korea
Prior art keywords
oxygen
wafer
oxide
sio
gas
Prior art date
Application number
KR1019997012564A
Other languages
English (en)
Other versions
KR20010014391A (ko
Inventor
빌프리트 레르히
츠졸트 네니아이
헬무트 좀머
Original Assignee
스티그 알티피 시스템즈 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스티그 알티피 시스템즈 게엠베하 filed Critical 스티그 알티피 시스템즈 게엠베하
Publication of KR20010014391A publication Critical patent/KR20010014391A/ko
Application granted granted Critical
Publication of KR100353956B1 publication Critical patent/KR100353956B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 매우 낮은 분압의 반응성 가스가 실리콘 표면 상의 산화물의 에칭 및 성장을 제어하는데 사용되는 실리콘 기판의 급열 처리 방법에 관한 것이다.

Description

실리콘 기판의 급열 처리 방법 {METHOD FOR RAPID THERMAL PROCESSING (RTP) OF A SILICON SUBSTRATE}
급열 처리(Rapid Thermal Processing, RTP)는 박판, 슬라브, 또는 디스크 형태의 목적물 또는 웨이퍼를 가열하는 일반적이고 제어가 양호한 방법일 뿐만 아니라 반도체 공정에 사용될 수 있는 다목적 광학 가열 방법이다. 목적물은 일반적으로, 챔버벽의 적어도 일부가 투명하며, 강력한 가열 램프로부터 복사선을 전달할 수 있는 챔버 내로 한 번에 하나씩 삽입된다. 벽의 투명한 부분은 일반적으로 파장이 3 내지 4 미크론인 복사선을 전달하는 석영으로 구성된다. 이들 램프들은 일반적으로 텅스텐-할로겐 램프이나, 아아크 램프 또는 가시광선 및/또는 근적외선 공급원이 사용될 수도 있다. 램프로부터 방출된 복사선은 챔버벽의 투명한 부분을 통해, 가열될 목적물의 편평한 표면으로 진행한다. 복사선은 한쪽 측부 또는 다른 쪽 측부, 또는 양측부로부터 동시에 목적물의 편평한 표면으로 진행될 수도 있다. 목적물이 챔버벽의 투명한 부분에 의해 전달된 근적외선 또는 가시광선 영역의 빛을 흡수하는 동안 급열 처리 기술은, 상이한 재료를 처리하기 위한 공정 가스와 온도 및 조건을 신속하게 변화시킬 수 있다. 반도체 웨이퍼의 편평한 표면은 균일하게 복사될 수 있기 때문에, 전체 웨이퍼는 전체 가열 시간 동안 웨이퍼 전체에 걸쳐 온도차가 거의 없이 가열될 수도 있으며, 따라서 슬립이 발생되지 않는다. 급열 처리는 다양한 반도체 공정의 "열수지(thermal budgets)"를 감소시킬 뿐만 아니라 재료가 급냉될 때 "결빙(frozen in)"될 수 있는 여러 준안정상태를 형성할 수도 있다.
급열 처리 시스템은 비교적 새롭다. 최근 10 내지 15년 동안, 이러한 시스템은 단지 연구 및 개발 분야에서만 사용되었다. 연구 진행 결과, 온도 균일성이 증가되었으며, 가열 사이클 및 가열 공정이 개발되어, 열수지를 감소시킬 수 있었다. 종래 기술에 따른 급열 처리 장치는, 편평한 판 또는 디스크 형태이며 구조가 형성되지 않은 균질 재료를 가열할 수 있으며, 판에 걸쳐 반도체 제조 공정에 적절한 온도 균일성을 형성하였다.
최근의 급열 처리 시스템에서 온도 제어는, 구조물이 상대적으로 적은 반도체 웨이퍼 뒤쪽의 온도를 측정하는 단색(또는 좁은 파장 밴드) 파이로미터에 의해 주로 수행된다. 온도 측정 결과치는 일반적으로 가열 램프 전력을 제어하기 위해 피이드백 제어에 사용된다. 그렇지만, 복사율이 변화되며 뒤쪽이 코팅된 웨이퍼는 이러한 방식으로는 사용될 수 없으며, 뒤쪽 층은 보통 식각되거나, 접촉식 온도계를 사용하여 온도가 측정된다.
새로운 온도 제어 방법은 미국 특허 제 5,359,693호에 개시된 전력 제어식 개방 루프 가열이다.
독일 특허 제 42 23 133호에는 급열 처리 장치 내에서 비교적 결함이 적은 재료를 제조하기 위한 방법이 개시되어 있다. 보다 균일한 처리에 대한 요구에 따라, 열적 불균일을 유발시키는 장치는 최근 수년 동안 감소되었다. 개별적인 램프 전력의 제어 기술, 원형 램프의 사용, 및 전력 제어에 대해 독립적인 반도체 웨이퍼의 회전 기술이 적용되었다.
대부분의 급열 처리 장치는 단부가 개방된 얇은 정방형 석영 반응 챔버를 갖추고 있다. 진공 상태로 사용하기 위한 챔버는 그 단면이 편평한 타원형인 경우가 많다. 챔버는 편평한 원통형 팬케이크 형태로 제조될 수도 있다. 일반적으로 챔버는, 가열될 얇은 목적물이 수평으로 유지되도록 사용되지만, 이들 목적물이 수직으로 유지되거나 임의의 방향으로 배치될 수도 있다. 반응기 챔버는 보통 가열될 목적물에 램프가 가까이 접근할 수 있도록 얇은 것이 보통이다. 웨이퍼 처리 시스템이 작동할 때, 반응기 챔버는 공기식 작동 도어를 갖춘 일단부에서 개폐된다. 도어는 통상적으로 스테인레스강으로 제조되며, 내부에 부착된 석영판을 갖출 수도 있다. 공정 가스는 도어 반대쪽에서 챔버 내로 도입되어 도어 쪽에서 배출된다. 공정 가스 흐름은 종래 기술에서 공지된 방식으로 여러 매니폴드에 연결된 컴퓨터 제어식 밸브에 의해 제어된다.
크기가 더 작은 장치 및 크기가 더 큰 웨이퍼를 반도체 기술에 접목하는데 있어서, 도판트 원자(dopant atom)의 주입 깊이가 점차 얕아질수록, 주입량에 대한 허용 오차 및 도판트 원자의 이동은 점차 강화되고 있다. 온도 대 시간의 곡선에서 여러 온도로의 상승 및 하강시 거의 시간을 소비하지 않으면서, 특정한 공정이 최적의 온도에서 이루어질 수 있기 때문에, 급열 처리는 엔지니어로 하여금 보다 강화된 오차를 유지할 수 있게 해 준다. 그렇지만, 본 출원인은 가공되지 않은 실리콘 표면 또는 고유 산화물, 또는 극히 얇은 게이트 및 터널 산화물을 갖는 실리콘 소자 공정에서 종래에 인식하지 못했던 문제점들을 발견하였다. 공정 자체가 소정의 경우에 도판트의 분포 및 양을 변화시킬 수도 있다. 본 출원인은 종래의 공정 가스 조성이 때때로 이러한 문제점을 유발할 수도 있으며, 각각의 웨이퍼 형태에 대한 공정 가스의 조성, 온도, 및 시간을 조화시키는 적절한 기술이, 급열 처리 공정을 사용하여 제조된 장치의 균일성을 현저하게 개선시킬 수 있음을 알아내었다.
관련 분야
급열 처리 원리를 기초로 한 반응기는 웨이퍼 처리 공정 동안 그 챔버의 일단부의 전체 단면이 개방된다. 이러한 구성은, 웨이퍼보다 치수가 현저히 크며 두꺼울 수도 있는 여러 웨이퍼 홀더, 가이드 링, 및 가스 분배 플레이트가 챔버 내로 도입되어야 하고, 공정이 변화되거나 상이한 크기의 웨이퍼가 사용될 때, 용이하고 신속하게 변화되어야 하기 때문에 구현되었다. 반응 챔버의 규격은 이들 부수적인 부품들에 의해 정해진다. 본 발명의 양수인에게 양도된 미국 특허 출원 제 08/387,220호에는 가스 유동의 중요성과, 공정 챔버 내의 불순물을 제어하고 가스 유동을 조절하기 위한 도어 내 구멍의 사용에 대해 설명되어 있다.
종래의 급열 처리 시스템 내에서, 가열될 웨이퍼는 통상 시스템의 리플렉터 벽에 웨이퍼를 정확하게 평행하게 유지하는 다수의 석영핀에 의해 지탱된다.
종래 기술에서는 설치된 서셉터 상에 웨이퍼, 통상 균일한 실리콘 웨이퍼가 지지된다.
본 발명의 양수인에게 양도된 계류 중인 미국 특허 출원 제 08/537,409 호에는 웨이퍼와 분리된 중요한 서셉터 판이 개시되어 있다.
III-IV 반도체의 급열 처리는 실리콘의 급열 처리와 같이 성공적으로 수행되지 못했다. 이러한 이유 중 하나는 예들 들어 갈륨비소(GaAs)의 경우에, 비소(As)의 표면 증기압이 상당히 높기 때문이다. 표면 영역에서는 비소(As)가 고갈되고, 재료의 품질은 나빠진다. 본 발명의 양수인에게 양도된 계류 중인 미국 특허 출원 제 08/631,265 호는 이 문제를 극복하기 위한 방법과 장치를 제공한다.본 발명의 목적은 도판트 위치와 도판트량의 오차를 만족할 수 있도록 반도체 기판을 처리하는 방법을 제공하는 것이다.
본 발명은 감수성 전자 재료(sensitive electronic materials)의 급열 처리 방법에 관한 것이다.
도 1은 1050℃에서 30초간 어닐링된 웨이퍼의 표면 거칠기를 1기압에 가까운 중성 대기 가스 내의 산소 가스량의 함수로서 도시하는 도면.
도 2는 1100℃에서 30초간 어닐링된 웨이퍼의 표면 거칠기를 1기압에 가까운 중성 대기 가스 내의 산소 가스량의 함수로서 도시하는 도면.
도 3은 1150℃에서 30초간 어닐링된 웨이퍼의 표면 거칠기를 1기압에 가까운 중성 대기 가스 내의 산소 가스량의 함수로서 도시하는 도면.
도 4는 500ppm 산소 가스 내에서 1100℃에서 30초간 어닐링된 웨이퍼의 표면 거칠기의 원자력 현미경 사진.
도 5는 250ppm의 산소 가스 내에서 1100℃에서 30초간 어닐링된 웨이퍼의 표면 거칠기를 도시하는 도면.
급열 처리되는 반도체 기판 주위 분위기가 주의 깊게 제어되어, 매우 적은 농도의 반응 가스가 사용되어, 반도체의 얇은 산화물 및 반도체의 과도한 에칭에 대항해서, 그리고 반도체 산화물의 과잉 성장에 대항해서 표면을 안정화하는데 사용된다.
실리콘과 SiO 2 계면에서의 화학 작용
모노리딕 평면 IC 기술의 화학적 기초는 실리콘이 고온에서 산소와 반응하고, 이 반응이 이루어지는 동안 만들어진 산화물(SiO2)이, 실리콘 표면을 보호하여 도판트 확산에 대한 배리어로서 작용하는 안정하고 균일한 층이라는 것이다. 이 산화물은 열산화물로 불리는데, 저온에서 클린 실리콘(clean silicon) 위에 형성되는 고유 산화물(native oxide)과는 구별된다. 고유 산화물은 열산화물만큼 양호하지 못한데, 이는 Si-SiO2계면에서 훨씬 많은 상태 또는 댕글링 결합(dangling bonds)을 가지기 때문이다. 여기서 양호한 산화물이란 화학 기상 증착에 의해 제조될 수 있는 것으로서, 계면으로부터의 실리콘이 아주 조금 또는 전혀 소비되지 않는 것이다. RTP에 대해, 저산소 농도 영역 내에서 고온, 단시간 Si-SiO2계면 화학 작용이 유의하여 평가될 필요가 있음이 최근 밝혀져 오고 있다. 산화층이 실리콘 표면 상에서 형성되거나 Si-SiO2계면이 소자 상에서 형성되면 UHV 또는 중성 가스 분위기 어닐링의 경우에서조차 화학 작용이 중요한 역할을 한다.
몇몇 인자(온도와 산소 농도가 가장 중요)에 따라서, 실리콘은 중성 대기 분위기에서 산소와 아래의 반응을 할 수 있다. 산소 분압이 높을 경우,
a) Si + O2SiO2(s) T > 800℃ [O2] (> 500 ppm)
실리콘 표면에 SiO2를 생성하기 위해서, 중성의 대기 가스 분위기 내에 최소의 산소 농도라도 있어야 한다. 그러나 이 최소 산소 농도는 온도, 도판트 농도, 및 웨이퍼 방위에 크게 의존하며, 약 1100℃ 이상의 상대적으로 높은 온도에 대해서 약 500ppm이다(대기압보다 낮은 저압 반응의 경우에는, 대응되는 산소 분압이 사용되어야 한다. 1기압에서, 500ppm의 산소는 0.38토르의 분압에 해당된다). SiO2가스 계면에서의 산소는 산화물을 통해 이동되고 Si-SiO2계면에서 반응하여 SiO2를 형성한다. SiO2를 생성하기 위한 최소값 바로 위의 산소의 압력에서, SiO2가 형성되는 속도는 산소의 농도에 따라 느리게 증가한다.
산소 농도가 낮은 경우,
b) Si + 1/2 O2SiO(g) T > 900℃ [O2] (< 500 ppm).
산소 농도가 매우 낮은 경우, 실리콘은 SiO2를 형성하도록 산화되지 못하며, 단지 SiO만을 형성한다. 900℃보다 높은 온도에서, SiO는 휘발되고 표면으로부터 즉시 빠져나간다. 비록 고유 산화물로 덮이더라도, 개방된 실리콘 표면 영역은 이 반응에 의해 에칭되고 실리콘은 소비된다. 본 출원인은 원자 표면 거칠기가 증가하여, 얕게 주입된 층이 일부 또는 전부가 사라질 수 있고 SiO가 반응기의 차가운 부분 부분에 증착됨을 발견하였다. 붕소로 주입된 영역과 같은 극히 얕은 주입 영역에서, 주입 영역의 두께는 실리콘이 에칭되어 나감에 따라 더욱 얇아지고, 이 영역에서의 전체 붕소량은 붕소가 실리콘과 함께 배출되기 때문에 더욱 적어진다. 산소 분압이 이렇게 낮은 Si-SiO2계면에서,
c) SiO2+ SiSiO T > 900℃ [O2] (< 500 ppm).
열 SiO2는, 실리콘 표면에 존재할 경우, 그 두께가 단 10nm라도 표면이 거시적으로 에칭되는 것을 방지하여 표면을 보호한다. 그러나 Si원자는 Si-SiO2계면을 떠난다. 그러나, 보호성 SiO2층은 계면에서 반응 c)를 중단시킬 수 없다. Si-SiO2계면에는 댕글링 결합이 형성될 것이며, 최악의 경우에 마이크로 보이드(micro void) 그리고 심지어 피팅(pitting)이 형성될 수도 있다. 본 출원인은 실리콘 기판이 고온에서 짧은 시간 동안 처리될 때 공정 가스 내에 매우 낮은 농도의 반응성 가스를 사용함으로써 상술한 반응(처리)을 제어할 수 있음을 발견하였다. 계면의 불균형을 보호할 수 있는 최소의 산소 농도는 몇몇 인자에 의존한다. 이러한 인자로는 예컨대, 웨이퍼 온도, 국부 산화물 두께, 실리콘 표면에서의 도핑 레벨과 NH3, H2, H2O, N2, NO, N2O, Ar 등과 같은 공정 가스 내의 여러 성분들을 들 수 있다. (또 고진공 및 초고진공)과 같은 무산소 분위기에서 수행된 모든 고온 어닐링 공정이 Si-SiO2계면에 소정의 불균형을 발생시킴에 주목해야 한다. 그러므로, 모든 사후 산화 어닐링 공정은 적어도 상술한 바와 같은 ppm 레벨의 반응성 가스를 사용해야 한다.
계면 공학
웨이퍼 상의 두꺼운 산화물 내에 개방 윈도우가 존재할 때, 게이트 산화물 형성 및 예를 들어 BPSG(boron phosphorosilicate glass)의 재유동에 대해, 얕거나 극히 얕은 접합(shallow or ultrashallow junction) 형성에 대한 계면 반응의 상세한 연구가 특히 중요하다. 주입된 얕은 도판트 프로필을 유지하기 위해서, 공정 엔지니어는 민감한 균형을 유지해야 할 때가 종종 있다: 즉 노출된 실리콘 부분은 산화되지도 에칭되지도 않아야 한다. 산화는 도판트 편석(segregation)과 비정상 확산을 일으킨다. SiO의 형성은 표면의 에칭으로 귀결되며, 주입된 표면층을 소모 또는 제거시킨다. 따라서, 실리콘 표면 반응이 균형을 이루고 단지 몇 개(2-3개)의 SiO2모노층이 표면에서 성장하는 산소 농도에서의 공정 조건 범위(process window)를 찾아야 한다.
산화물 성장은 극히 얇은 산화층에 대한 타원편광반사측정법에 의해 제어될 수 있다. SiO 형성에 의한 어떠한 표면 에칭이라도 원자면 거칠기 측정에 의해 밝혀질 수 있다.
실험과정
ST-SHS-2800 급열 시스템에서 웨이퍼 실리콘을 여러 온도와, 매우 낮고 다양한 산소농도의 질소 분위기 하에서 어닐링하였다. 어닐링 후 SFM(scanning force microscopy)에 의해 표면 거칠기를 측정해서 표면 거칠기가 최대가 되게 하는 산소 농도를 알아내고 표면 에칭을 방지하는데 필요한 최소의 산소 농도를 알아내었다. SHS 2800 RTP 시스템은 공정 가스 혼합물을 ppm 레벨로 제어할 수 있다.
이들 실험에 사용된 웨이퍼는 바로 개봉한 150mm 프라임 CZ 실리콘 웨이퍼로서, 3-9 ohm-cm, n-type (100) 방위를 갖는다. 본 실험에서는 사전 세정은 하지 않았다. 샘플을 30초 동안 1050℃, 1100℃, 및 1150℃에서 어닐링하였다. 각 실험동안 전체 압력이 1기압을 약간 초과하도록 하면서, 산소 농도를 중성 가스 내에서 33, 125, 250, 500 및 1000ppm O2레벨로 변경하였다. SFM 조사를 위해서, 토포메트릭스 익스플로러 헤드(Topometrix Explorer head)와 다양한 팁을 사용하였다. 비접촉 모드에서 측정을 하였다. 거칠기 파라메터는 1 ×1㎛ 스폿으로부터 계산되었다. 여러 실험의 평균 Sq(표면의 자승 평균 평방근 편차)와 Sa(표면의 산술 평균 편차)는 도 1, 도 2, 및 도 3에 도시되어 있으며, 이들은 각각 30초 동안 1050℃, 1100℃, 1150℃에서 어닐링되었다. 산소 농도가 250ppm 및 500ppm인 경우의 SFM 표면 특성을 1100℃에서 30초 동안 급열 산화(rapid thermal oxidization; RTO) 후 도 4와 도 5에 각각 도시하였다.
측정으로부터의 결론
a) 어닐링 분위기가 적어도 500ppm(0.38토르의 분압)의 O2를 포함할 때 1100℃ 및 1150℃에서, 가공되지 않은 실리콘 웨이퍼(bare silicon wafer)를 SiO2로 완전히 산화할 수 있다. 산화물을 형성하고 고유 산화물 표면을 에칭하지 않는데 필수적인 최소 분압은 상술한 방법에 의해서 온도와 공정 가스 성분의 다양한 조합으로 쉽게 결정될 수 있다.
b) 1100℃ 및 1150℃에서는, 250 ppm의 O2농도에서 가장 강한 표면 에칭이 관찰되었다.
c) 온도가 높으면 높을수록 표면 에칭은 더욱 강하다.
d) 1050℃에서 SiO2는 125ppm의 O2농도에서 이미 형성되었다. 표면 에칭은 더 낮은 산소 레벨에서 일어났다.
e) 얇은 산화막은 가공되지 않은 실리콘에서보다 주입된 Si 표면에서 1.5-2배 빠른 속도로 성장한다.
f) 산화된 스크린을 가지지 않는 주입 웨이퍼의 경우, 통상적인 어닐링 조건 (및 900℃보다 높은 온도)에서, 1-100ppm 산소 농도의 범위에서의 표면 에칭을 기대할 수 있다. 이런 경우에, 평균 시트 비저항은 증가하고 균일성은 악화된다. 고유 산화물 분포의 타원편광반사측정법(ellipsometrical measurement)에 의해서 표면 에칭을 밝힐 수 있다. 표면이 에칭됨에 따라 고유 산화물의 균일성은 나빠진다.
g) 놀랍게도 Si-SiO2계면은 1000ppm보다 적은 레벨 내에서 최소 산소 농도를 초과할 때 갑작스럽게 "자체 경화(self-curing)"된다. 품질이 우수하고 균일한 극히 얇은 SiO2층은 고온과 낮은 산소 농도를 이용해서 제조할 수 있다. 고유 산화물은 웨이퍼를 HF 내로 신속하게 담금(dip)으로써 웨이퍼로부터 제거될 수 있고 웨이퍼 표면은 일정 시간 동안 수소원자로 덮인 부동태 상태가 된다. 이후 웨이퍼가 RTP 시스템 내에 삽입되어서 공정 가스 중의 다른 성분 및 온도에 의해 설정된 최소값보다 높은 농도의 가스 함유 산소 또는 산소로 가열될 때, 웨이퍼 표면은 산화되고, 5nm까지의 몇몇 단일층의 범위로 양호하게 두께가 제어된 산화물이 높은 신뢰도로 생성될 수 있다.
h) 다양한 레벨의 에너지를 갖는 표면 부근의 Si 원자는 보다 높은 온도에서 더 균일하게 산화된다. 저압 분위기 또는 질소 또는 아르곤과 같은 중성 가스 분위기 내에서 매우 낮은 산소 농도에 의해 0.5-5nm 범위의 아주 얇은 두께가 유지될 수 있다. 이러한 기술은 제어 열운동역학적 처리 방법(controlled thermal kinetic processing)에 의해 뒷받침된다.
i) H2O, NO, N2O와 같은 산소 함유 가스가 시험되었으며, 이들은 저농도의 산소가 나타내었던 보호 능력과 유사한 보호 능력을 나타낸다. 또한 1200℃와 1250℃의 고온에서도 시험되었으며 유사한 거동을 보인다.
j) 각각의 RTP 공정 온도에 대해서, 공정 가스 내에는, 표면 산화물과 Si-SiO2계면이 열화되는 것을 방지하는 산소 또는 다른 반응성 가스의 최소 레벨이 존재한다. 이 레벨은 앞서 설명한 바와 같이 실험에 의해 최상으로 설정된다. 이 레벨은 0.01-3토르가 바람직하며, 0.1-1토르의 산소 분압이 더욱 바람직하다. 시험에 사용한 다른 반응성 가스로는 NH3, H2, H2O, N2, NO, N2O가 있다. 실리콘과 반응하는 모든 반응성 가스는 이러한 저농도에서 사용될 때, 우수하고 재현 가능한 결과를 가져올 것으로 예상된다. 이는 질산화물(oxynitride) 생성물에 대해서 특히 중요하며, Si-SiO2계면에서의 질소 한 원자 대 산소 100원자의 비는 E2PROM 제조에 매우 중요한 것으로 밝혀졌다.
k) 매우 낮은 NH3농도는 매우 양호하게 제어된 에칭 특성을 가지는 것으로 밝혀졌다.

Claims (19)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 실리콘 웨이퍼의 표면 상에 0.5 내지 5nm 범위의 극히 얇은 산화물을 제조하는 방법으로서,
    저압 또는 중성 가스 분위기에서, 산소를 함유하는 반응성 가스의 농도가 매우 낮은 급열 처리 시스템 내에서 웨이퍼를 가열하는 단계를 포함하며,
    상기 농도는 1.3Pa 내지 400Pa(0.01 내지 3토르) 사이의 산소 함유 반응성 가스 분압 범위에 있는 방법.
  9. 제 8항에 있어서, 상기 산소 함유 반응성 가스가 산소인 방법.
  10. 제 8항에 있어서, 상기 산소 함유 반응성 가스가 산화질소(NO)인 방법.
  11. 제 8항에 있어서, 상기 산소 함유 반응성 가스가 아산화질소(N2O)인 방법.
  12. 제 10항 또는 제 11항에 있어서, 상기 산소 함유 반응성 가스가, 1.3Pa 내지 400Pa(0.01 내지 3토르)의 분압을 갖는 산소 가스를 더 포함하는 방법.
  13. 삭제
  14. 제 8항 또는 제 9항에 있어서, 상기 가열하는 단계 이전에 웨이퍼로부터 고유 산화물을 제거하는 단계를 더 포함하는 방법.
  15. 제 8항 또는 제 9항에 있어서, 상기 가열하는 단계에서 상기 웨이퍼가 1250℃까지 가열되는 방법.
  16. 제 8항 또는 제 9항에 있어서, 상기 산소 함유 반응성 가스가 H2O를 포함하는 방법.
  17. 제 8항 또는 제 9항에 있어서, 상기 산소 함유 반응성 가스는 1.3Pa 내지 400Pa(0.01토르 내지 3토르)의 분압을 갖는 NH3가스를 포함하는 방법.
  18. 제 8항 또는 제 9항에 있어서, 산화물이 상기 실리콘 웨이퍼의 고유 산화물 위에 형성되는 방법.
  19. 제 8항 또는 제 9항에 있어서, 상기 분압이 13.3Pa 내지 133Pa(0.1토르 내지 1토르) 사이인 방법.
KR1019997012564A 1997-07-01 1998-06-25 실리콘 기판의 급열 처리 방법 KR100353956B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/886,215 US6100149A (en) 1997-07-01 1997-07-01 Method for rapid thermal processing (RTP) of silicon substrates
US08/886,215 1997-07-01

Publications (2)

Publication Number Publication Date
KR20010014391A KR20010014391A (ko) 2001-02-26
KR100353956B1 true KR100353956B1 (ko) 2002-09-27

Family

ID=25388629

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997012564A KR100353956B1 (ko) 1997-07-01 1998-06-25 실리콘 기판의 급열 처리 방법

Country Status (6)

Country Link
US (1) US6100149A (ko)
EP (1) EP1018148A1 (ko)
JP (2) JP2000513508A (ko)
KR (1) KR100353956B1 (ko)
TW (1) TW413841B (ko)
WO (1) WO1999001895A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291868B1 (en) 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
US6436846B1 (en) * 1998-09-03 2002-08-20 Siemens Aktiengesellscharft Combined preanneal/oxidation step using rapid thermal processing
JP2002543608A (ja) * 1999-05-03 2002-12-17 シュテアク エルテーペー システムズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 半導体材料の格子構造体中に欠陥を形成させる方法
US6403479B1 (en) * 2000-03-17 2002-06-11 Hitachi, Ltd. Process for producing semiconductor and apparatus for production
US6656838B2 (en) 2001-03-16 2003-12-02 Hitachi, Ltd. Process for producing semiconductor and apparatus for production
US6897131B2 (en) * 2002-09-20 2005-05-24 Applied Materials, Inc. Advances in spike anneal processes for ultra shallow junctions
US6803297B2 (en) * 2002-09-20 2004-10-12 Applied Materials, Inc. Optimal spike anneal ambient
US7101812B2 (en) * 2002-09-20 2006-09-05 Mattson Technology, Inc. Method of forming and/or modifying a dielectric film on a semiconductor surface
MD2859C2 (ro) * 2004-08-12 2006-07-31 ШИШЯНУ Серджиу Nanotehnologie de obţinere a materialelor nanostructurate şi nanocompozite (variante)
US20060291833A1 (en) * 2005-06-01 2006-12-28 Mattson Techonology, Inc. Switchable reflector wall concept
JP5512137B2 (ja) * 2009-01-30 2014-06-04 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
CN102751211B (zh) * 2011-04-17 2014-12-24 中国科学院微电子研究所 快速热退火设备中氧气浓度的监测方法
US8492290B2 (en) * 2011-06-21 2013-07-23 International Business Machines Corporation Fabrication of silicon oxide and oxynitride having sub-nanometer thickness

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4784975A (en) * 1986-10-23 1988-11-15 International Business Machines Corporation Post-oxidation anneal of silicon dioxide
US5279973A (en) * 1990-10-16 1994-01-18 Kabushiki Kaisha Toshiba Rapid thermal annealing for semiconductor substrate by using incoherent light
EP0742593A2 (en) * 1995-05-10 1996-11-13 Nec Corporation Semiconductor device with multilevel structured insulator and fabrication method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51102964A (ko) * 1975-03-05 1976-09-10 Kubota Ltd
JPS618931A (ja) * 1984-06-25 1986-01-16 Hitachi Ltd 半導体装置の製造方法
JP3219755B2 (ja) * 1989-12-08 2001-10-15 ソニー株式会社 半導体装置の製造方法
JPH0418729A (ja) * 1990-05-11 1992-01-22 Mitsubishi Materials Corp シリコンウエーハの酸化膜形成前処理方法及びシリコンウエーハの酸化液
JPH0669195A (ja) * 1991-03-04 1994-03-11 Oki Electric Ind Co Ltd 絶縁膜形成方法
JPH05218006A (ja) * 1992-02-06 1993-08-27 Oki Electric Ind Co Ltd 絶縁膜形成方法
JPH06333917A (ja) * 1993-05-20 1994-12-02 Fujitsu Ltd 半導体ウエーハの酸化前処理方法
JP3242244B2 (ja) * 1993-11-19 2001-12-25 東京エレクトロン株式会社 酸化処理装置及び酸化処理方法
JP3167523B2 (ja) * 1994-01-28 2001-05-21 東京エレクトロン株式会社 熱処理装置及び熱処理方法
JPH07283210A (ja) * 1994-04-01 1995-10-27 Sony Corp 絶縁膜形成装置及び絶縁膜形成方法
JPH07335876A (ja) * 1994-06-10 1995-12-22 Sony Corp ゲート絶縁膜の形成方法
US5498577A (en) * 1994-07-26 1996-03-12 Advanced Micro Devices, Inc. Method for fabricating thin oxides for a semiconductor technology
JPH08288283A (ja) * 1995-04-14 1996-11-01 Ricoh Co Ltd シリコン酸化膜形成方法およびシリコン酸化膜形成装置
US5814562A (en) * 1995-08-14 1998-09-29 Lucent Technologies Inc. Process for semiconductor device fabrication
JPH09153489A (ja) * 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4784975A (en) * 1986-10-23 1988-11-15 International Business Machines Corporation Post-oxidation anneal of silicon dioxide
US5279973A (en) * 1990-10-16 1994-01-18 Kabushiki Kaisha Toshiba Rapid thermal annealing for semiconductor substrate by using incoherent light
EP0742593A2 (en) * 1995-05-10 1996-11-13 Nec Corporation Semiconductor device with multilevel structured insulator and fabrication method thereof

Also Published As

Publication number Publication date
JP2000513508A (ja) 2000-10-10
JP2007142442A (ja) 2007-06-07
TW413841B (en) 2000-12-01
WO1999001895A1 (en) 1999-01-14
EP1018148A1 (en) 2000-07-12
KR20010014391A (ko) 2001-02-26
US6100149A (en) 2000-08-08

Similar Documents

Publication Publication Date Title
JP2007142442A (ja) シリコン基板の高速昇降温処理（ｒｔｐ）方法
EP1340247B1 (en) Method of forming dielectric films
US7105055B2 (en) In situ growth of oxide and silicon layers
US4900591A (en) Method for the deposition of high quality silicon dioxide at low temperature
US5188979A (en) Method for forming a nitride layer using preheated ammonia
KR940007587B1 (ko) 반도체장치의 제조방법
Aoyama et al. Silicon (001) surface after annealing in hydrogen ambient
US4879259A (en) Rapid thermal annealing of gallium arsenide with trimethyl arsenic overpressure
US4874464A (en) Process for epitaxial deposition of silicon
US6303520B1 (en) Silicon oxynitride film
US5409743A (en) PECVD process for forming BPSG with low flow temperature
US5935650A (en) Method of oxidation of semiconductor wafers in a rapid thermal processing (RTP) system
US3558348A (en) Dielectric films for semiconductor devices
Kunii et al. Si Surface Cleaning by Si2H6–H2 Gas Etching and Its Effects on Solid-Phase Epitaxy
EP1044291A1 (en) In situ growth of oxide and silicon layers
Moslehi et al. Interfacial and breakdown characteristics of MOS devices with rapidly grown ultrathin SiO 2 gate insulators
Ting et al. Thin stacked oxide/nitride/oxide dielectrics formation by in situ multiple reactive rapid thermal processing
Habuka et al. Haze generation on silicon surface heated in hydrogen ambient at atmospheric pressure
Kim et al. Room temperature wafer surface cleaning by in-situ ECR (electron cyclotron resonance) hydrogen plasma for silicon homoepitaxial growth
Kunii et al. Effects of substrate-surface cleaning on solid phase epitaxial Si films
Biedenbender et al. Chemical Nature of Silicon Nitride‐Indium Phosphide Interface and Rapid Thermal Annealing for InP MISFETs
Kemlage FILM INTEGRITY OF HIGH-TEMPERATURE LPCVD-SIO2
Kaurinkoski Simulation of the flow past a long-range artillery projectile
Trimble et al. Arsenic drift in SiO2: temperature, dose, and thermal gradient effects
Dulac et al. THIN DIELECTRIC FILMS INTEGRATED MANUFACTURING ON HI-V MATERIALS: PLASMA CLEANING AND LIGHT ASSISTED CHEMICAL VAPOUR DEPOSITION

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110830

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee