KR100352494B1

KR100352494B1 - Random generation circuit

Info

Publication number: KR100352494B1
Application number: KR1020000026686A
Authority: KR
Inventors: 이왕용
Original assignee: 엘지이노텍 주식회사
Priority date: 2000-05-18
Filing date: 2000-05-18
Publication date: 2002-09-11
Also published as: KR20010105032A

Abstract

본 발명은 발생하고자 하는 랜덤 데이터의 상한 및 하한의 범위값을 저장, 기억하는 랜덤 범위값 레지스터부와, 랜덤 펄스를 발생하여 출력하는 랜덤 펄스 발생회로와, 상기 랜덤 펄스 발생회로로부터 공급되는 신호와 피드백 신호에 따라 소정 크기의 카운팅값을 카운팅하는 카운터와, 상기 랜덤 범위값 레지스터부에서 출력되는 하한치와 상기 카운터의 카운팅값을 합하여 출력하는 가산기와, 상기 랜덤 범위값 레지스터부에서 출력되는 상한치와 상기 가산기에서 출력되는 신호를 비교하여 두 신호의 크기에 따라 상기 피드백 신호를 출력하는 비교기와, 클럭을 발생하여 클럭을 분주하여 출력하는 클럭 분주부와, 상기 클럭 분주부의 출력값중 상승 엣지에서 상기 가산기로부터 출력되는 데이터를 저장하여 출력하는 랜덤 출력값 레지스터를 포함하는 것을 특징으로 한다.The present invention provides a random range value register unit for storing and storing range values of upper and lower limits of random data to be generated, a random pulse generator circuit for generating and outputting random pulses, a signal supplied from the random pulse generator circuit, A counter for counting a counting value of a predetermined size according to a feedback signal, an adder for adding up the lower limit value output from the random range value register unit and the counting value of the counter, and an upper limit value output from the random range value register unit; A comparator for comparing the signals output from the adder and outputting the feedback signal according to the magnitude of the two signals, a clock divider for generating a clock and dividing the clock and outputting the clock; and at the rising edge of the output value of the clock divider; It includes a random output value register for storing and outputting data output from It is characterized by.

따라서 상기와 같이 구성된 본 발명에 따르면 하드웨어적으로 랜덤 발생회로를 구현하여 소프트웨어에 영향을 주지 않고 독자적으로 랜덤 데이터를 발생할 수 있다.Therefore, according to the present invention configured as described above, it is possible to generate random data independently without affecting the software by implementing a random generation circuit in hardware.

Description

Random generation circuit {RANDOM GENERATION CIRCUIT}

본 발명은 랜덤 발생회로에 관한 것으로, 더욱 상세하게는 하드웨어적으로랜덤(random) 발생회로를 구현하여 소프트웨어에 영향을 주지 않고 독자적으로 랜덤 데이터를 발생하도록 하는 랜덤 발생회로에 관한 것이다.The present invention relates to a random generation circuit, and more particularly, to a random generation circuit that implements a random generation circuit in hardware to independently generate random data without affecting software.

일반적으로 랜덤 데이터를 발생하는 방법에는 크기 소프트웨어적인 방법과 하드웨어적인 방법이 있는데, 이중 하드웨어적인 방법은 그 구현 기술이 어려워 소프트웨어적인 방법을 많이 사용하고 있는 실정이다.In general, there are two methods of generating random data: a software method and a hardware method. Among them, the hardware method is difficult to implement, and a lot of software methods are used.

이러한 소프트웨어적인 방법은 운용 소프트웨어에 종속되어 운영되나 정확한 시간을 요구하는 부분에서는 적합하지 않으며, 또한 독립적으로 동작시키지 못하는 문제점이 있었다.This software method is dependent on the operating software, but it is not suitable for the part requiring accurate time, and also has a problem that can not operate independently.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로, 하드웨어적으로 랜덤 발생회로를 구현하여 소프트웨어에 영향을 주지 않고 독자적으로 랜덤 데이터를 발생하도록 하는데 있다.An object of the present invention is to solve the above problems, by implementing a random generation circuit in hardware to generate random data independently without affecting the software.

도 1은 본 발명에 따른 랜덤 발생회로를 개략적으로 나타낸 블록도1 is a block diagram schematically illustrating a random generation circuit according to the present invention.

도 2는 본 발명에 따른 랜덤 발생회로의 랜덤 펄스 발생회로의 구성을 나타낸 회로도2 is a circuit diagram showing the configuration of a random pulse generation circuit of the random generation circuit according to the present invention.

도 3은 도 2중 a부분의 출력 파형을 나타낸 파형도3 is a waveform diagram illustrating an output waveform of part a of FIG. 2;

도 4는 도 2의 랜덤 발생회로의 최종 출력 파형을 나타낸 파형도4 is a waveform diagram showing a final output waveform of the random generation circuit of FIG.

도 5는 본 발명의 실시예에 따른 랜덤 발생회로의 각 구성부의 출력 파형을 나타낸 타이밍도5 is a timing diagram showing an output waveform of each component of a random generation circuit according to an embodiment of the present invention;

<도면중 주요부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100 : 랜덤 발생회로 110 : 랜덤 범위값 레지스터부100: random generation circuit 110: random range value register

120 : 랜덤 펄스 발생회로 130 : 카운터120: random pulse generator circuit 130: counter

140 : 가산기 150 : 비교기140: adder 150: comparator

160 : 클럭 분주부 170 : 랜덤 출력값 레지스터160: clock divider 170: random output value register

상기와 같은 목적을 달성하기 위한 본 발명의 특징은,Features of the present invention for achieving the above object,

발생하고자 하는 랜덤 데이터의 상한 및 하한의 범위값을 저장, 기억하는 랜덤 범위값 레지스터부와,A random range value register section for storing and storing a range of upper and lower limits of random data to be generated;

랜덤 펄스를 발생하여 출력하는 랜덤 펄스 발생회로와,A random pulse generation circuit for generating and outputting a random pulse,

상기 랜덤 펄스 발생회로로부터 공급되는 신호와 피드백 신호에 따라 소정 크기의 카운팅값을 카운팅하는 카운터와,A counter for counting a counting value of a predetermined size according to a signal and a feedback signal supplied from the random pulse generation circuit;

상기 랜덤 범위값 레지스터부에서 출력되는 하한치와 상기 카운터의 카운팅값을 합하여 출력하는 가산기와,An adder for adding up the lower limit value output from the random range value register unit and the counting value of the counter;

상기 랜덤 범위값 레지스터부에서 출력되는 상한치와 상기 가산기에서 출력되는 신호를 비교하여 두 신호의 크기에 따라 상기 피드백 신호를 출력하는 비교기와,A comparator for comparing the upper limit value output from the random range value register unit with the signal output from the adder and outputting the feedback signal according to the magnitude of the two signals;

클럭을 발생하여 클럭을 분주하여 출력하는 클럭 분주부와,A clock divider for generating a clock and dividing and outputting a clock;

상기 클럭 분주부의 출력값중 상승 엣지에서 상기 가산기로부터 출력되는 데이터를 저장하여 출력하는 랜덤 출력값 레지스터를 포함하는 것을 특징으로 한다.And a random output value register configured to store and output data output from the adder at a rising edge among the output values of the clock divider.

여기에서 상기 랜덤 범위값 레지스터부는,Herein, the random range value register section,

발생하고자 하는 랜덤 데이터의 상한치를 저장, 기억하는 랜덤 상한치 레지스터와,A random upper limit register for storing and storing an upper limit of random data to be generated;

발생하고자 하는 랜덤 데이터의 하한치를 저장, 기억하는 랜덤 하한치 레지스터로 구성된다.It consists of a random lower limit register for storing and storing the lower limit of random data to be generated.

여기에서 또한 상기 랜덤 펄스 발생회로는,Here, the random pulse generation circuit,

입력되는 소정 크기의 직류 전압을 불규칙한 노이즈 파형으로 변환시켜 출력하는 노이즈 다이오드와,A noise diode which converts a DC voltage of a predetermined magnitude into an irregular noise waveform and outputs the noise diode;

상기 노이즈 다이오드로부터 공급되는 노이즈와 기준 신호를 비교하고, 증폭하여 구형파 신호를 출력하는 비교기를 포함한다.And a comparator for comparing the noise supplied from the noise diode with a reference signal, amplifying and outputting a square wave signal.

여기에서 또 상기 소정 크기의 카운팅값은 상기 랜덤 상한치 레지스터의 상한치에서 상기 랜덤 하한치 레지스터의 하한치를 감한 값이다.Here, the counting value of the predetermined size is a value obtained by subtracting the lower limit of the random lower limit register from the upper limit of the random upper limit register.

여기에서 또 상기 클럭 분주부는,Here, the clock division unit,

소정 크기의 클럭을 발생하여 출력하는 클럭 발생기와,A clock generator for generating and outputting a clock having a predetermined size;

클럭 분주를 하고자 하는 분주수를 저장하는 분주 선택값 레지스터와,A division selection register for storing the number of divisions to be clocked;

상기 분주 선택값 레지스터로부터 입력되는 분주수에 따라 상기 클럭 발생기에서 발생하는 상기 소정 크기의 클럭을 분주하는 클럭 분주기로 구성된다.And a clock divider for dividing the clock of the predetermined size generated by the clock generator in accordance with the divided frequency input from the frequency division select value register.

이하, 본 발명에 따른 랜덤 발생회로의 구성 및 작용을 도 1 내지 도 4를 참조하여 상세하게 설명하기로 한다.Hereinafter, the configuration and operation of the random generation circuit according to the present invention will be described in detail with reference to FIGS. 1 to 4.

도 1은 본 발명에 따른 랜덤 발생회로를 개략적으로 나타낸 블록도이고, 도 2는 본 발명에 따른 랜덤 발생회로의 랜덤 펄스 발생회로의 구성을 나타낸 회로도이며, 도 3은 도 2중 a부분의 출력 파형을 나타낸 파형도이고, 도 4는 도 2의 랜덤 발생회로의 최종 출력 파형을 나타낸 파형도이다.1 is a block diagram schematically showing a random generation circuit according to the present invention, FIG. 2 is a circuit diagram showing a configuration of a random pulse generation circuit of the random generation circuit according to the present invention, and FIG. 3 is an output of part a of FIG. 4 is a waveform diagram showing a waveform, and FIG. 4 is a waveform diagram showing a final output waveform of the random generation circuit of FIG.

도 1 및 도 2를 참조하면, 본 발명에 따른 랜덤 발생회로는 랜덤 범위값 레지스터부(110)와, 랜덤 펄스 발생회로(120)와, 카운터(130)와, 가산기(140)와, 비교기(150)와, 클럭 분주부(160)와, 랜덤 출력값 레지스터(170)로 구성된다.1 and 2, a random generation circuit according to the present invention includes a random range value register unit 110, a random pulse generation circuit 120, a counter 130, an adder 140, and a comparator ( 150, a clock divider 160, and a random output value register 170.

랜덤 범위값 레지스터부(110)는 랜덤 상한치 레지스터(111)와, 랜덤 하한치 레지스터(112)로 구성된다. 랜덤 상한치 레지스터(111)는 발생하고자 하는 랜덤 데이터의 상한치를 저장, 기억하고, 랜덤 하한치 레지스터(112)는 발생하고자 하는 랜덤 데이터의 하한치를 저장, 기억한다.The random range value register section 110 is composed of a random upper limit register 111 and a random lower limit register 112. The random upper limit register 111 stores and stores the upper limit of the random data to be generated, and the random lower limit register 112 stores and stores the lower limit of the random data to be generated.

랜덤 펄스 발생회로(120)는 도 2에 도시된 바와 같이 노이즈 다이오드(D)와, 비교기(121)로 구성된다.The random pulse generation circuit 120 is composed of a noise diode (D) and a comparator 121, as shown in FIG.

노이즈 다이오드(D)는 입력되는 소정 크기의 직류 전압을 도 3에 도시된 바와 같이 불규칙한 노이즈 파형으로 변환시켜 출력하고, 비교기(121)는 노이즈 다이오드(D)로부터 공급되는 노이즈와 기준 신호를 비교하고, 증폭하여 도 4에 도시된 바와 같이 구형파 신호를 출력한다. 도면중 미설명 부호 VR은 입력 전압의 크기를 조절하는 가변 저항이고, R 1은 전압 조정 저항이며, C는 노이즈 제거용 콘덴서이고, R2, R3은 비교기(121)의 기준 전압을 발생하는 분압 저항이며, R4는 센싱 저항이다.The noise diode D converts a DC voltage having a predetermined magnitude into an irregular noise waveform as shown in FIG. 3, and outputs the same. The comparator 121 compares the noise supplied from the noise diode D with a reference signal. And amplified to output a square wave signal as shown in FIG. 4. In the drawing, reference numeral VR is a variable resistor for adjusting the magnitude of the input voltage, R 1 is a voltage regulating resistor, C is a noise removing capacitor, and R2 and R3 are divided resistors for generating a reference voltage of the comparator 121. R4 is the sensing resistor.

카운터(130)는 랜덤 펄스 발생회로(120)의 비교기(121)로부터 공급되는 펄스 신호와 비교기(150)로부터 공급되는 신호에 따라 소정 크기의 카운팅값을 카운팅한다. 여기에서 소정 크기의 카운팅값은 랜덤 상한치 레지스터(111)의 상한치에서 랜덤 하한치 레지스터(112)의 하한치를 감한 값이다.The counter 130 counts a counting value of a predetermined size according to the pulse signal supplied from the comparator 121 of the random pulse generation circuit 120 and the signal supplied from the comparator 150. The counting value of the predetermined size is a value obtained by subtracting the lower limit of the random lower limit register 112 from the upper limit of the random upper limit register 111.

가산기(140)는 랜덤 범위값 레지스터부(110)의 랜덤 하한치 레지스터(112)에서 출력되는 하한치와 카운터(130)의 카운팅값을 합하여 출력한다.The adder 140 sums the lower limit value output from the random lower limit register 112 of the random range value register unit 110 and the counting value of the counter 130.

비교기(150)는 랜덤 범위값 레지스터부(110)의 랜덤 상한치 레지스터(111)에서 출력되는 상한치와 가산기(140)에서 출력되는 신호를 비교하여 두 신호의 크기에 따라 카운터(130)로 신호를 출력한다.The comparator 150 compares the upper limit value output from the random upper limit register 111 of the random range value register unit 110 with the signal output from the adder 140 and outputs the signal to the counter 130 according to the magnitude of the two signals. do.

클럭 분주부(160)는 클럭 발생기(161)와, 분주 선택값 레지스터(162)와, 클럭 분주기(163)로 구성된다.The clock divider 160 includes a clock generator 161, a divide select value register 162, and a clock divider 163.

클럭 발생기(161)는 소정 크기의 클럭을 발생하여 출력하고, 분주 선택값 레지스터(162)는 클럭 분주를 하고자 하는 분주수를 저장하며, 클럭 분주기(163)는 분주 선택값 레지스터(162)로부터 입력되는 분주수에 따라 클럭 발생기(161)에서발생하는 소정 크기의 클럭을 분주한다.The clock generator 161 generates and outputs a clock having a predetermined size, the division select value register 162 stores the number of divisions to be divided by the clock, and the clock divider 163 from the division select value register 162. A clock of a predetermined size generated by the clock generator 161 is divided according to the divided frequency input.

랜덤 출력값 레지스터(170)는 클럭 분주기(163)에서 출력되는 클럭 분주 신호의 상승 엣지(rising edge)에서 가산기(140)로부터 출력되는 데이터를 저장하여 출력한다.The random output value register 170 stores and outputs data output from the adder 140 at the rising edge of the clock divided signal output from the clock divider 163.

이하 본 발명에 따른 랜덤 발생회로의 동작을 도 5를 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, the operation of the random generation circuit according to the present invention will be described in detail with reference to FIG. 5.

도 5는 본 발명의 실시예에 따른 랜덤 발생회로의 각 구성부의 출력 파형을 나타낸 타이밍도이다.먼저 도 5는 20에서 30사이의 랜덤 데이터를 발생하고자 하는 예를 보인 것이다.5 is a timing diagram illustrating output waveforms of each component of the random generation circuit according to an exemplary embodiment of the present invention. First, FIG. 5 illustrates an example of generating random data between 20 and 30. FIG.

사용자가 랜덤 상한치 레지스터(111)에 30을 저장하고, 랜덤 하한치 레지스터(112)에 20을 저장한다.The user stores 30 in the random upper limit register 111 and 20 in the random lower limit register 112.

이러한 상태에서 시스템이 시작되면 카운터(130)는 랜덤 펄스 발생회로(120)의 비교기(121)로부터 출력되는 랜덤한 펄스 파형을 10의 크기(상한치-하한치)로 카운팅하여 도 5에 도시된 바와 같이 데이터로 출력한다. 이때 카운터(130)의 출력은 랜덤 펄스 발생 회로(120)의 클럭의 입력, 즉 도 4 및 도 5에 도시된 바와 같이 불규칙적인 펄스이므로 불규칙적으로 카운트하여 데이터를 출력하게 된다.그러면 가산기(140)는 카운터(130)로부터 출력되는 데이터와 랜덤 하한치 레지스터(112)의 데이터, 즉 20을 가산하여 가산기 출력값으로 출력한다.When the system starts in this state, the counter 130 counts the random pulse waveform output from the comparator 121 of the random pulse generator circuit 120 to a magnitude of 10 (upper limit-lower limit), as shown in FIG. 5. Output as data. In this case, since the output of the counter 130 is an input of the clock of the random pulse generator circuit 120, that is, an irregular pulse as shown in FIGS. 4 and 5, the counter 130 randomly counts and outputs the data. Adds the data output from the counter 130 and the data of the random lower limit register 112, i.e., 20, and outputs the sum value.

비교기(150)는 랜덤 상한치 레지스터(111)와 가산기(140)의 출력 신호를 비교하여 두 신호가 동일해지면 0의 신호를 출력하여, 즉 랜덤 상한치 레지스터(111)의 저장값인 30이 되면 로우가 되어 0의 신호를 출력해서 카운터(130)를 초기화시켜 카운터(130)가 다시 0에서부터 카운팅되도록 한다.The comparator 150 compares the output signals of the random upper limit register 111 and the adder 140 and outputs a signal of 0 when the two signals are the same, that is, when the storage value of the random upper limit register 111 reaches 30, And outputs a signal of zero to initialize the counter 130 so that the counter 130 counts again from zero.

한편 클럭 분주기(163)의 출력값은 분주 선택값 레지스터(162)에서 선택된 분주값에 의해 프리 런닝(Free Running)하게 되고, 랜덤 출력값 레지스터(170)는 클럭 분주기(163)의 출력값중 상승 엣지에서 가산기(140)에서 출력되는 데이터(22, 27, 23 등)를 저장하여 출력한다.On the other hand, the output value of the clock divider 163 is free running by the division value selected in the division select value register 162, and the random output value register 170 is a rising edge among the output values of the clock divider 163. Stores and outputs data (22, 27, 23, etc.) output from the adder 140.

따라서 랜덤 데이터의 발생을 원하는 시스템에 어디에도 적용이 가능하고, 레이다의 펄스 송신시 랜덤하게 펄스파를 발생하여 출력할 수 있다.Therefore, it can be applied to any system where random data is to be generated, and can generate and output pulse waves at random during pulse transmission of the radar.

이상에서 설명한 바와 같이 본 발명에 의한 랜덤 발생회로에 의하면, 하드웨어적으로 랜덤 발생회로를 구현하여 소프트웨어에 영향을 주지 않고 독자적으로 랜덤 데이터를 발생할 수 있다.As described above, according to the random generation circuit according to the present invention, the random generation circuit can be implemented in hardware to generate random data independently without affecting the software.

Claims

A random range value register section for storing and storing a range of upper and lower limits of random data to be generated;

A random pulse generation circuit for generating and outputting a random pulse,

A counter for counting a counting value of a predetermined size according to a signal and a feedback signal supplied from the random pulse generation circuit;

An adder for adding up the lower limit value output from the random range value register unit and the counting value of the counter;

A comparator for comparing the upper limit value output from the random range value register unit with the signal output from the adder and outputting the feedback signal according to the magnitude of the two signals;

A clock divider for generating a clock and dividing and outputting a clock;

And a random output value register for storing and outputting data output from the adder at a rising edge among the output values of the clock divider.

The method of claim 1,

The random range value register section,

A random upper limit register for storing and storing an upper limit of random data to be generated;

And a random lower limit register for storing and storing a lower limit of random data to be generated.

The method of claim 1,

The random pulse generator circuit,

A noise diode which converts a DC voltage of a predetermined magnitude into an irregular noise waveform and outputs the noise diode;

And a comparator for comparing the noise supplied from the noise diode with a reference signal, amplifying and outputting a square wave signal.

The method according to claim 1 or 2,

The counting value of the predetermined size is,

And a lower limit value of the random lower limit register subtracted from an upper limit value of the random upper limit register.

The method of claim 1,

The clock division unit,

A clock generator for generating and outputting a clock having a predetermined size;

A division selection register for storing the number of divisions to be clocked;

And a clock divider for dividing the clock of the predetermined size generated by the clock generator in accordance with the divided frequency input from the division select value register.