KR100351911B1 - Method for forming gate spacer of semiconductor device - Google Patents
Method for forming gate spacer of semiconductor device Download PDFInfo
- Publication number
- KR100351911B1 KR100351911B1 KR1020000073284A KR20000073284A KR100351911B1 KR 100351911 B1 KR100351911 B1 KR 100351911B1 KR 1020000073284 A KR1020000073284 A KR 1020000073284A KR 20000073284 A KR20000073284 A KR 20000073284A KR 100351911 B1 KR100351911 B1 KR 100351911B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- nitride film
- gate spacer
- oxide film
- etching
- Prior art date
Links
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 57
- 150000004767 nitrides Chemical class 0.000 claims abstract description 34
- 229920000642 polymer Polymers 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000001039 wet etching Methods 0.000 claims abstract description 5
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000007789 gas Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 102000007469 Actins Human genes 0.000 description 1
- 108010085238 Actins Proteins 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Abstract
본 발명은 게이트 스페이서 형성시에 국부적인 식각 속도의 증가에 의해 액티브 영역이 손상되는 것을 막을 수 있도록한 반도체 소자의 게이트 스페이서 형성 방법에 관한 것으로, 반도체 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 전면에 산화막,질화막을 차례로 형성하는 단계;상기 질화막이 일정 두께 제거되도록 부분 식각하는 단계;폴리머가 발생되도록 하여 국부적인 식각 속도의 증가를 억제하며 상기 부분 식각된 질화막의 전체와 하부의 산화막의 일부를 식각하는 단계;상기 잔류된 산화막을 습식각 공정으로 제거하여 산화막으로 이루어진 제 1 게이트 스페이서와 질화막으로 이루어진 제 2 게이트 스페이서를 형성하는 단계를 포함하여 이루어진다.The present invention relates to a method of forming a gate spacer of a semiconductor device that prevents damage to an active region due to an increase in local etching rate when forming a gate spacer, the method comprising: forming a gate electrode on a semiconductor substrate; Forming an oxide film and a nitride film sequentially on the entire surface including an electrode; partially etching the nitride film so as to remove a predetermined thickness; suppressing an increase in a local etching rate by causing a polymer to be generated, and suppressing an increase in the local etching rate of the entire and lower portions of the partially etched nitride film Etching a portion of the oxide film; forming a first gate spacer made of an oxide film and a second gate spacer made of a nitride film by removing the remaining oxide film by a wet etching process.
Description
본 발명은 반도체 소자에 관한 것으로, 게이트 스페이서 형성시에 국부적인 식각 속도의 증가에 의해 액티브 영역이 손상되는 것을 막을 수 있도록한 반도체 소자의 게이트 스페이서 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of forming a gate spacer of a semiconductor device capable of preventing damage to an active region due to an increase in local etching rate at the time of forming a gate spacer.
일반적으로 반도체 소자의 제조 공정중에 게이트 스페이서 형성 공정은 LDD(Lightly Doped Drain)영역을 형성하기 위한 것으로, LDD 영역의 형성에 의해 전압을 강하시켜 소자의 특성을 저하시키는 핫 캐리어 효과를 감소시키게 된다.In general, the gate spacer forming process is to form a lightly doped drain (LDD) region during the manufacturing process of a semiconductor device. The formation of the LDD region lowers a voltage to reduce the hot carrier effect of deteriorating device characteristics.
또한, 게이트 스페이서는 주로 논리 소자에서 사용되는 살리사이드(salicide) 공정에서 액티브 실리콘과 게이트의 상부에서만 선택적으로 살리사이드층이 형성되도록 하여 액비트의 단락을 방지하는데 이용된다.In addition, the gate spacer is used to prevent a short circuit of the actin by selectively forming a salicide layer only on top of the active silicon and the gate in a salicide process mainly used in logic devices.
도 1은 종래 기술의 반도체 소자의 게이트 스페이서 형성을 위한 공정 단면도이고, 도 2는 게이트 스페이서 형성시에 스페이서 하단에서의 액티브 실리콘층의 손상 과정을 나타낸 공정 단면도이다.FIG. 1 is a cross-sectional view illustrating a process of forming a gate spacer of a semiconductor device according to the related art, and FIG. 2 is a cross-sectional view illustrating a process of damaging an active silicon layer under a spacer when a gate spacer is formed.
그리고 도 3은 액티브 영역의 손상에 따른 리세스 부분을 나타낸 단면 사진이다.3 is a cross-sectional view showing a recessed portion due to damage of the active region.
종래 기술의 게이트 스페이서의 형성 공정은 도 1에서와 같이, 반도체 기판(1)상에 게이트 산화막(2),폴리 게이트(3)를 형성하고 전면에 측벽 형성용 절연층을 형성한다.In the process of forming a gate spacer of the prior art, as shown in FIG. 1, a gate oxide film 2 and a poly gate 3 are formed on a semiconductor substrate 1, and an insulating layer for forming sidewalls is formed on the entire surface thereof.
여기서, 측벽 형성용 절연층은 산화막,질화막을 차례로 적층 형성한다.Here, the insulating layer for forming sidewalls is formed by laminating an oxide film and a nitride film in this order.
이어, 상기 측벽 형성용 절연층을 이방성 식각하여 상기 폴리 게이트(3)의 측면에만 남도록하여 게이트 스페이서(4)를 형성한다.Subsequently, the insulating layer for forming the sidewalls is anisotropically etched so as to remain only on the side surface of the poly gate 3 to form the gate spacer 4.
게이트 스페이서(4)를 형성하기 위한 식각 공정은 포토 마스크없이 이방성의 에치백 공정으로 진행하게 되는데, 게이트 스페이서(4)를 형성하는 식각 공정에서 입사되는 입자 또는 이온들이 모두 수직하게 입사되는 것이 아니다.The etching process for forming the gate spacer 4 proceeds to an anisotropic etch back process without a photo mask, but not all particles or ions incident in the etching process for forming the gate spacer 4 are vertically incident.
또한, 처음 흡착되는 부분에서 식각 반응을 하는 것이 아니고 액티브 실리콘면에 비스듬히 입사되어 스페이서 측벽에 충돌후에 액티브 지역으로 이동하는 입자들이 생기게된다.In addition, instead of performing an etching reaction at the first adsorbed portion, particles are incident at an angle to the active silicon surface and move to the active region after colliding with the spacer sidewall.
이와 같이 입사되어 1차 충돌후에 다시 액티브 지역으로 이동하는 입자가 있는 게이트 스페이서 하단에 인접한 부분에서는 식각 속도가 다른 부분보다 빠르게 나타난다.In this manner, the etching speed is faster than the other portions in the portion adjacent to the bottom of the gate spacer where the particles are incident and move back to the active region after the first collision.
따라서, 실제로 질화막을 제거한후에 하부층인 산화막이 전체적으로 제거되지 않은 상태에서도 게이트 스페이서 부근에서는 이미 산화막까지 제거되고 액티브 실리콘의 손상이 도 3의 "A"부분에서와 같이 일어난다.Therefore, even after the nitride film is actually removed, the oxide film, which is the lower layer, is not entirely removed, but the oxide film is already removed in the vicinity of the gate spacer, and the damage of the active silicon occurs as in " A "
이와 같은 종래 기술의 반도체 소자의 게이트 스페이서 형성 공정에 있어서는 다음과 같은 문제가 있다.In such a gate spacer forming process of a semiconductor device of the prior art, there are the following problems.
1차 충돌후에 다시 2차 식각 과정을 거치게되는 입자들에 의한 액티브 영역의 손상은 이후 형성되는 접합 깊이의 변화를 가져오게 된다.Damage to the active region by the particles undergoing the second etching process after the first collision results in a change in the junction depth formed later.
또한, 실리사이드 형성시에 게이트 스페이서의 하측으로 실리사이드가 치고 들어가 형성되어 LDD 영역이 감소되는 현상이 발생한다.In addition, when silicide is formed, silicide penetrates under the gate spacer to form an LDD region.
이와 같은 LDD 영역의 감소는 전압 강하 효과를 저하시켜 핫 캐리어(hotcarrier)가 증가되고 누설 전류 역시 증가하여 소자의 특성을 저하시킨다.The reduction of the LDD region reduces the voltage drop effect, thereby increasing hot carriers and increasing leakage currents, thereby degrading device characteristics.
본 발명은 이와 같은 종래 기술의 반도체 소자의 게이트 스페이서 형성 방법의 문제를 해결하기 위한 것으로, 게이트 스페이서 형성시에 국부적인 식각 속도의 증가에 의해 액티브 영역이 손상되는 것을 막을 수 있도록한 반도체 소자의 게이트 스페이서 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention solves such a problem of a method of forming a gate spacer of a semiconductor device of the prior art, and a gate of a semiconductor device capable of preventing damage to an active region due to an increase in local etching rate when forming a gate spacer. It is an object to provide a method for forming a spacer.
도 1은 종래 기술의 반도체 소자의 게이트 스페이서 형성을 위한 공정 단면도1 is a cross-sectional view of a process for forming a gate spacer of a semiconductor device of the prior art
도 2는 게이트 스페이서 형성시에 스페이서 하단에서의 액티브 실리콘층의 손상 과정을 나타낸 공정 단면도2 is a cross-sectional view illustrating a process of damaging an active silicon layer at a bottom of a spacer when a gate spacer is formed;
도 3은 액티브 영역의 손상에 따른 리세스 부분을 나타낸 단면 사진3 is a cross-sectional view showing a recessed portion due to damage of the active region
도 4는 본 발명에 따른 반도체 소자의 게이트 스페이서 형성을 위한 공정 단면도4 is a cross-sectional view of a process for forming a gate spacer of a semiconductor device according to the present invention.
도 5는 본 발명에 따른 게이트 스페이서 형성후의 단면 사진5 is a cross-sectional photograph after the formation of the gate spacer according to the present invention
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
41. 반도체 기판 42. 게이트 산화막41. Semiconductor Substrate 42. Gate Oxide
43. 폴리 게이트 44. 제 1 게이트 스페이서43. Poly Gate 44. First Gate Spacer
45. 제 2 게이트 스페이서45. Second Gate Spacer
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 스페이서 형성 방법은 반도체 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 전면에 산화막,질화막을 차례로 형성하는 단계;상기 질화막이 일정 두께 제거되도록 부분 식각하는 단계;폴리머가 발생되도록 하여 국부적인 식각 속도의 증가를 억제하며 상기 부분 식각된 질화막의 전체와 하부의 산화막의 일부를 식각하는 단계;상기 잔류된 산화막을 습식각 공정으로 제거하여 산화막으로 이루어진 제 1 게이트 스페이서와 질화막으로 이루어진 제 2 게이트 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a gate spacer of a semiconductor device, the method including: forming a gate electrode on a semiconductor substrate; sequentially forming an oxide film and a nitride film on an entire surface including the gate electrode; Partial etching to remove a certain thickness; Etching a portion of the oxide film of the entire portion and the lower portion of the partially etched nitride film to suppress the increase of the local etching rate by causing a polymer to be generated; Wet etching the remaining oxide film by a wet etching process And removing the first gate spacer made of the oxide film and the second gate spacer made of the nitride film.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 게이트 스페이서 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a gate spacer of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 반도체 소자의 게이트 스페이서 형성을 위한 공정 단면도이고, 도 5는 본 발명에 따른 게이트 스페이서 형성후의 단면 사진이다.4 is a cross-sectional view illustrating a process of forming a gate spacer of a semiconductor device in accordance with the present invention, and FIG. 5 is a cross-sectional photograph after forming the gate spacer in accordance with the present invention.
본 발명은 반도체 소자의 제조 공정중에 스페이서를 형성하기 위한 식각 고정시에 스페이서 측벽의 하단 부분에서 국부적인 식각 속도의 증가로 발생하는 액티브 실리콘층의 손상을 억제하기 위한 것이다.The present invention is to suppress the damage of the active silicon layer caused by the increase of the local etching rate in the lower portion of the spacer sidewall during the etching fixing for forming the spacer during the manufacturing process of the semiconductor device.
즉, 스페이서 측벽을 형성하기 위한 식각 공정을 두 단계로 나누어 첫번째 단계에서 질화막을 부분 식각한후 두번째 식각 단계에서 폴리머 형성 가스를 이용해 다량의 폴리머를 형성시켜 스페이서 하단의 국부적인 식각 속도 증가를 방지하는 것이다.In other words, the etching process for forming the spacer sidewall is divided into two steps to partially etch the nitride film in the first step, and then to form a large amount of polymer using the polymer forming gas in the second etching step to prevent the local etching speed of the spacer bottom. will be.
도 4에서와 같이, 반도체 기판(41)상에 게이트 산화막(42),폴리 게이트(43)를 형성하고 전면에 측벽 형성용 절연층을 형성한다.As shown in FIG. 4, a gate oxide film 42 and a poly gate 43 are formed on the semiconductor substrate 41, and an insulating layer for forming sidewalls is formed on the entire surface thereof.
여기서, 측벽 형성용 절연층은 130 ~ 150Å의 두께의 산화막, 500 ~ 1000Å의 두께의 질화막을 차례로 적층하여 형성한다.Here, the insulating layer for forming sidewalls is formed by sequentially stacking an oxide film having a thickness of 130 to 150 GPa and a nitride film having a thickness of 500 to 1000 GPa.
그리고 측벽 형성용 절연층을 형성하기 전에 LDD 이온 주입 공정이 진행된다.Then, the LDD ion implantation process is performed before forming the sidewall forming insulating layer.
이어, 상기 측벽 형성용 절연층을 이방성 식각하여 상기 폴리 게이트(43)의 측면에만 남도록하여 제 1,2 게이트 스페이서(44)(45)를 형성한다.Next, the first and second gate spacers 44 and 45 are formed by anisotropically etching the sidewall forming insulating layer so that only the side surface of the poly gate 43 remains.
여기서, 상기 제 1,2 게이트 스페이서(44)(45)를 형성하기 위한 상세 공정을 다음과 같이 진행한다.Here, a detailed process for forming the first and second gate spacers 44 and 45 is performed as follows.
상기 질화막으로 이루어진 제 2 게이트 스페이서(45)를 형성하기 위한 식각 공정은 플라즈마를 이용한 이방성 식각 공정을 사용하며 100 ~ 150mT의 압력과 500 ~ 1000W의 소오스 전력을 사용하여 플로로카본(fluorocarbon) 가스를 이용해 식각을 한다.The etching process for forming the second gate spacer 45 made of the nitride film uses an anisotropic etching process using plasma, and uses a fluorocarbon gas using a pressure of 100 to 150 mT and a source power of 500 to 1000 W. To etch.
여기서, 미리 산출된 질화막의 식각 속도를 이용하여 질화막을 전체 두께의50 ~ 70%를 식각하는 부분 식각을 한다.Here, the partial etching of 50 to 70% of the total thickness of the nitride film is performed using the etching rate of the nitride film calculated in advance.
이와 같이 질화막을 부분 식각하는 이유는 게이트 스페이서 하부의 식각 속도가 다른 부분에 비해 빠르게 나타나기 때문에 식각 종료후 산화막이 남아 있는 경우에도 게이트 스페이서 부근에서는 액티브 실리콘의 손상이 발생하기 때문이다.The reason for the partial etching of the nitride film is that the etching speed of the lower portion of the gate spacer is faster than that of other portions, and thus, even when the oxide film remains after the etching, the active silicon is damaged near the gate spacer.
이어, 질화막을 부분 식각한후에 남아 있는 질화막을 제거하기 위하여 2차 식각 공정을 진행한다.Subsequently, a second etching process is performed to remove the nitride film remaining after the nitride film is partially etched.
질화막이 부분 식각된 상태에서도 게이트 스페이서 부근은 다른 부분에 비하여 식각이 많이 진행된 상태이므로 이 부분의 식각 속도를 최대한 억제하기 위하여 2차 식각 공정은 다량의 폴리머를 발생시키는 가스를 이용해서 게이트 스페이서 부근의 손상을 방지한다.Even when the nitride film is partially etched, the etching of the gate spacer near the other parts is more etched than the other parts. Therefore, in order to suppress the etching speed of this part as much as possible, the secondary etching process uses a gas that generates a large amount of polymer to close the gate spacer. Prevent damage.
이를 위해 CHF3와 O2가스를 동일 비율로 사용하여 식각 공정을 진행한다.For this purpose, the etching process is performed using the same ratio of CHF 3 and O 2 gas.
여기서, CHF3대신에 C4F8,C3F8,C2F6의 어느 하나를 사용하는 것도 가능하다.Here, it is also possible to use any one of C 4 F 8 , C 3 F 8 , C 2 F 6 instead of CHF 3 .
물론, O2가스를 사용하지 않고 이들 가스들의 어느 하나를 사용하여 폴리머가 생성되도록 하는것도 가능하지만, 게이트 스페이서의 끝부분에 폴리머 과다 축적에 의한 테일(tail)이 형성되므로 이를 방지하기 위하여 O2를 첨가한다.Of course, without the use of O 2 gas using any one of these gases it is also possible to ensure that the polymer is produced, but the tail (tail) of the polymer over-accumulated in the end of the gate spacer is formed O 2 In order to prevent this Add.
또한, CHF3와 O2가스를 동일 비율로 사용하는 것은 질화막에 대한 산화막의 선택비를 높이기 위한 것이다.In addition, using CHF 3 and O 2 gas at the same ratio is for increasing the selectivity of the oxide film to the nitride film.
이와 같은 2차 식각 공정은 첫번째의 부분 식각시와 압력은 동일하게 유지하고 전력을 200 ~ 300W 정도로 낮게하여 공정을 진행하는데 이는 식각 속도를 줄이고 CHF3/O2가스에 의해 질화막의 식각 속도를 산화막의 식각 속도에 비해 2배 정도 빠르게 하기 위한 것이다.The secondary etching process maintains the same pressure as the first partial etching process and lowers the power to about 200 ~ 300W, which reduces the etching rate and increases the etching rate of the nitride film by CHF 3 / O 2 gas. It is about twice as fast as the etching speed of.
이와 같은 공정으로 부분 식각에 의해 남아 있는 질화막을 완전히 식각한후에 그 하부층인 산화막을 일부 식각하게 된다.In this process, after partially etching the nitride film remaining by partial etching, the oxide layer, which is a lower layer thereof, is etched.
여기서, 산화막은 전체 두께의 25%정도의 두께가 제거된다.In this case, the thickness of about 25% of the total thickness of the oxide film is removed.
이와 같이 식각 속도를 줄이고 식각 시간을 길게 가져가는 것은 부분 식각후에 남아 있는 질화막을 완전히 제거하고 또한, 하부의 산화막의 잔류 두께의 조절을 용이하게 하기 위한 것이다.In this way, the etching rate is reduced and the etching time is long to completely remove the nitride film remaining after the partial etching, and to easily control the remaining thickness of the oxide layer under the etching.
여기서, 산화막의 잔류 두께를 조절하는 이유는 산화막을 과도하게 식각하였을 경우 게이트 스페이서의 상단 부분의 손상이 일어날 수 있고, 기판내에서 식각 속도의 불균형에 의해 국부적으로 나타나는 액티브 실리콘의 손상이 일어날 수 있는데 이를 방지하기 위한 것이다.Here, the reason for controlling the remaining thickness of the oxide film is that if the oxide film is excessively etched, damage to the upper portion of the gate spacer may occur, and the active silicon may be damaged due to the imbalance of the etching rate in the substrate. This is to prevent this.
그리고 이와 같은 2차 식각 공정후에 잔류된 산화막은 후속되는 이온 주입 공정시에 입사되는 이온에 의해 산소 성분이 기판내로 유입되는 현상을 일으키고 이는 저항의 증가를 가져오므로 잔류 산화막을 BOE(Buffered Oxide Etchant) 또는 희석 HF(diluted HF)용액을 사용하여 제거한다.In addition, the oxide film remaining after the secondary etching process causes an oxygen component to flow into the substrate due to the ions incident during the subsequent ion implantation process, which increases the resistance, thereby rendering the residual oxide film BOE (Buffered Oxide Etchant). ) Or with diluted HF solution.
이와 같은 잔류 산화막의 제거 공정시에 액티브 실리콘의 손상은 없다.There is no damage to the active silicon during such a removal process of the residual oxide film.
이와 같은 공정으로 제 1,2 게이트 스페이서(44)(45)를 형성하는 것에 의해도 5에서의 "B"에서와 같이 액티브 영역의 손상은 발생하지 않는다.By forming the first and second gate spacers 44 and 45 in this process, damage to the active region does not occur as in " B "
이와 같은 본 발명에 따른 반도체 소자의 게이트 스페이서 형성 방법은 다음과 같은 효과가 있다.Such a method of forming a gate spacer of a semiconductor device according to the present invention has the following effects.
게이트 스페이서 식각 공정시에 식각 단계를 2단계로 나누어 실시하고 첫번째 단계에서 질화막을 부분 식각한후에 두번째 단계에서 CHF3와 O2가스를 동일 비율로 사용하여 다량의 폴리머를 발생시켜 국부적인 식각 속도의 증가를 막을 수 있으므로 해당 지역의 액티브 실리콘의 손상을 억제한다.In the gate spacer etching process, the etching step is divided into two stages. In the first stage, the nitride film is partially etched, and in the second stage, a large amount of polymer is generated using the same ratio of CHF 3 and O 2 gas to increase the local etching rate. It can prevent the damage of active silicon in the area.
이는 LDD 영역의 길이 감소를 막아 전압 강하 효과를 그대로 유지하고 핫 캐리어의 증가를 억제한다.This prevents the length reduction of the LDD region to maintain the voltage drop effect and suppress the increase of hot carriers.
또한, 액티브 영역의 손상에 따른 누설 전류의 증가를 막아 소자의 특성을 안정적으로 확보하여 수율 및 소자의 동작 특성을 향상시키는 효과가 있다.In addition, it is possible to prevent an increase in leakage current due to damage of the active region, thereby stably securing device characteristics, thereby improving yield and operating characteristics of the device.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000073284A KR100351911B1 (en) | 2000-12-05 | 2000-12-05 | Method for forming gate spacer of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000073284A KR100351911B1 (en) | 2000-12-05 | 2000-12-05 | Method for forming gate spacer of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020043932A KR20020043932A (en) | 2002-06-12 |
| KR100351911B1 true KR100351911B1 (en) | 2002-09-12 |
Family
ID=27679597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000073284A KR100351911B1 (en) | 2000-12-05 | 2000-12-05 | Method for forming gate spacer of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100351911B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100889552B1 (en) * | 2007-06-26 | 2009-03-23 | 주식회사 동부하이텍 | Method of forming a spacer in semiconductor device |
-
2000
- 2000-12-05 KR KR1020000073284A patent/KR100351911B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020043932A (en) | 2002-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6693013B2 (en) | Semiconductor transistor using L-shaped spacer and method of fabricating the same | |
| JP2004165627A (en) | Method of manufacturing semiconductor element adopting l-shaped spacer | |
| KR100351911B1 (en) | Method for forming gate spacer of semiconductor device | |
| CN110034187B (en) | Semiconductor structure and forming method thereof | |
| CN103531476A (en) | Manufacturing method for semiconductor device | |
| KR100650900B1 (en) | Method for fabricating semiconductor device | |
| KR100324933B1 (en) | method for forming self-align contact hole in semiconductor device | |
| CN111769046B (en) | Semiconductor structure and forming method thereof | |
| US20220093411A1 (en) | Method for fabricating high-voltage (hv) transistor | |
| KR20030001954A (en) | Method for manufacturing semiconductor device | |
| KR100504193B1 (en) | Method for forming gate spacer of semiconductor device | |
| KR100511129B1 (en) | Method of manufacturing a transistor in a semiconductor device | |
| KR100724473B1 (en) | Method for forming source/drain isolated by silicon oxide | |
| KR20070002661A (en) | Method for forming transistor of semiconductor device | |
| KR100314151B1 (en) | A method for forming a transistor of semiconductor device | |
| CN113764273A (en) | Semiconductor structure and forming method thereof | |
| KR100906940B1 (en) | Method of manufacturing a transistor in a semiconductor device | |
| KR101130715B1 (en) | Method of manufacturing semiconductor device | |
| KR100807497B1 (en) | Spacer forming method for semiconductor manufacturing | |
| KR100953489B1 (en) | Method of forming self align silicide in semiconductor device | |
| KR100929063B1 (en) | Gate electrode formation method of semiconductor device | |
| KR100400277B1 (en) | A method for forming a field oxide of a semiconductor device | |
| KR101033220B1 (en) | Method for forming semiconductor device having a metal gate | |
| KR20090069630A (en) | Method of manufacturing a trench in semiconductor device | |
| KR20070036203A (en) | Method for manufacturing recess gate in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050718 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |