KR100342978B1 - Source driver circuit in the flash memory cell - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs
본 발명은 플래쉬 메모리 셀의 소오스 드라이버 회로에 관한 것이다.The present invention relates to a source driver circuit of a flash memory cell.
2.발명이 해결하려고 하는 기술적 과제2. Technical problem that the invention tries to solve
크기가 서로 다른 다수 개의 섹턱로 구성된 플래쉬 메모리 셀의 소거 동작시 플로팅게이트와 소오스 사이의 게이트 옥사이드(gate oxide)의 스트레스(stress)를 줄이고자 함.The purpose of the present invention is to reduce the stress of gate oxide between a floating gate and a source during an erase operation of a flash memory cell having a plurality of different sizes.
3.발명의 해결방법의 요지3. Summary of the solution of the invention
크기가 서로 다른 다수 개의 섹턱로 구성된 플래쉬 메모리 셀에서 각각의 섹터 크기에 대응하는 다수의 소오스 전압 구동 회로를 병렬로 구성하여 섹터 어드레스의 디코딩 결과에 따라 선택적으로 구동시키도록 함.A plurality of source voltage driving circuits corresponding to each sector size are configured in parallel in a flash memory cell having a plurality of sectors of different sizes to selectively drive according to the decoding result of the sector address.
4.발명의 중요한 용도4. Important uses of the invention
플래쉬 메모리 셀의 소오스 드라이버 회로.Source driver circuit in flash memory cells.
Description
본 발명은 플래쉬 메모리 셀(flash memory cell)의 소오스 드라이버 회로(sector driver circuit)에 관한 것으로, 특히 크기(size)가 서로 다른 다수 개의 섹턱(64KB, 32KB, 16KB 및 8KB 등)로 구성된 플래쉬 메모리 셀에서 각각의 섹터 크기에 대응하는 다수의 소오스 전압 구동 회로를 병렬로 구성하여 섹터 어드레스의 디코딩(dcoding) 결과에 따라 선택적으로 구동시키도록 한 플래쉬 메모리 셀의 소오스 드라이버 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a source driver circuit of a flash memory cell, and in particular, a flash memory cell composed of a plurality of sections (64 KB, 32 KB, 16 KB, 8 KB, etc.) having different sizes. The present invention relates to a source driver circuit of a flash memory cell configured to configure a plurality of source voltage driving circuits corresponding to each sector size in parallel and to selectively drive the source voltage driving circuit in accordance with the decoding result of the sector address.
일반적으로, 스택 게이트(stack gate) 플래쉬 메모리 셀의 소거(erase) 동작을 도 1을 참조하여 설명하면 다음과 같다.In general, an erase operation of a stack gate flash memory cell will be described with reference to FIG. 1.
콘트롤게이트(1)에는 -9V 정도의 네거티브 전압을 인가하고, 소오스(2)에는 5V, 드레인(3)은 플로팅(floating)상태, P형 기판(5)에는 0V전압을 인가하게 된다.A negative voltage of about -9V is applied to the control gate 1, 5V is applied to the source 2, a floating state is applied to the drain 3, and a 0V voltage is applied to the P-type substrate 5.
이때, F-N 터널링에 의해 플로팅게이트 전극(4)에 축적되어있던 전하(electron)가 소오스 전극(2)으로 빠져나기게 된다. 또한, F-N 터널링 또는 밴드 간 터널링(band to band tunneling)에 의해 소오스(2)에서 P형 기판(5)으로 전류가 흐르게 된다. 소거 동작 초기에 흐르는 F-N 터널링 전류와 밴드 간 터널링 전류의 합은 메모리 셀 당 약 10㎁ 정도이다.At this time, the electrons accumulated in the floating gate electrode 4 are released to the source electrode 2 by F-N tunneling. In addition, current flows from the source 2 to the P-type substrate 5 by F-N tunneling or band to band tunneling. The sum of the F-N tunneling current and the inter-band tunneling current flowing at the beginning of the erase operation is about 10 mA per memory cell.
한편, 메모리 셀이 프로그램 된 상태(즉, 플로팅게이트에 전하가 충분히 충전된 상태)에서 소거 동작을 수행하는 경우, 플로팅게이트(4)와 소오스(2) 사이의 전계(electric field)는 플로팅게이트(4)에 충전되어 있던 전하가 줄어들면서 약해지게 된다. 그러나, 초기의 강한 전계에 의해 플로팅게이트(4)와 소오스(2) 사이의 오버랩 게이트 옥사이드(overlap gate oxide)가 스트레스(stress)를 받아 메모리셀의 품질이 저하(degradation)된다. 이러한 문제점을 개선하기 위해 밴드 간 터널링 전류가 플로팅게이트와 소오스 사이의 전계 강약에 비례한다는 점을 이용해 소오스 드라이버 회로의 출력 전압이 소오스로 흐르는 전류의 영향을 받도록 구성한 회로를 도 2에 도시하였다.On the other hand, when the memory cell performs an erase operation in a programmed state (that is, a state in which the floating gate is sufficiently charged), the electric field between the floating gate 4 and the source 2 is divided into the floating gate ( It becomes weaker as the charge charged in 4) decreases. However, the overlap gate oxide between the floating gate 4 and the source 2 is stressed by the initial strong electric field, and the quality of the memory cell is degraded. In order to solve this problem, a circuit in which the output voltage of the source driver circuit is influenced by the current flowing through the source is illustrated in FIG. 2 using the fact that the inter-band tunneling current is proportional to the field strength between the floating gate and the source.
도 2는 종래의 플래쉬 메모리 셀의 소오스 드라이버 회로도로서, 인에이블신호(EN)가 하이(High) 상태일 때, 인에이블신호(EN) 및 지연 수단(6)을 경유한 상기 인에이블신호(EN)를 각각 입력으로 하는 노아게이트(8)의 출력은 로우(Low)상태로 된다. 상기 노아게이트(8)의 출력을 입력으로 하는 NMOS 트랜지스터(N1)는 턴오프(turn off) 된다. 또한, 인버터(7)를 통해 상기 인에이블신호(EN)를 입력으로 하는 PMOS 트랜지스터(P1)는 턴온(turn on) 된다. 그러므로, 전원단자(Vcc)로부터 출력단자(Vout)로 상기 PMOS 트랜지스터(P1)와 저항(R)을 통해 소오스 전압이 공급되게 된다. 이때, 전원단자(Vcc)에서 메모리 셀의 소오스로 전류가 흐를 때, 저항(R)에 의해 전압강하가 일어나게 되므로, 소오스전압은 Vs=Vcc-IR 으로 된다.FIG. 2 is a source driver circuit diagram of a conventional flash memory cell, in which the enable signal EN via the enable signal EN and the delay means 6 when the enable signal EN is in a high state. The outputs of the noble gates 8, which are input to the respective inputs, are in a low state. The NMOS transistor N1 which takes the output of the noble gate 8 as an input is turned off. In addition, the PMOS transistor P1 which inputs the enable signal EN through the inverter 7 is turned on. Therefore, a source voltage is supplied from the power supply terminal Vcc to the output terminal Vout through the PMOS transistor P1 and the resistor R. At this time, when a current flows from the power supply terminal Vcc to the source of the memory cell, a voltage drop occurs due to the resistor R, so that the source voltage becomes Vs = Vcc-IR.
반대로, 인에이블신호(EN)가 로우(Low) 상태일 때, 노아게이트(8)의 출력은 하이 상태로 된다. 상기 노아게이트(8)의 출력을 입력으로 하는 NMOS 트랜지스터(N1)는 턴온 된다. 또한, 인버터(7)를 통해 상기 인에이블신호(EN)를 입력으로 하는 PMOS 트랜지스터(P1)는 턴오프 된다. 그러므로, 접지단자(Vss)로부터 상기 NMOS 트랜지스터(N1)를 통해 출력단자(Vout)로 접지전압(0V)이 공급된다. 즉, 소거 동작 이외에는 메모리 셀의 소오스에 0V 전압을 공급하게 된다.In contrast, when the enable signal EN is in a low state, the output of the noble gate 8 is in a high state. The NMOS transistor N1 which takes the output of the noble gate 8 as an input is turned on. In addition, the PMOS transistor P1 that inputs the enable signal EN through the inverter 7 is turned off. Therefore, the ground voltage 0V is supplied from the ground terminal Vss to the output terminal Vout through the NMOS transistor N1. That is, the voltage of 0V is supplied to the source of the memory cell except for the erase operation.
그러나, 이러한 종래 기술은 크기가 다른 다수 개의 섹터(64KB, 32KB, 16KB및 8KB 등)로 구성된 플래쉬 메모리 셀에서 소오스 드라이버 회로를 각각의 섹터에 사용하고자 하는 경우, 다음과 같은 문제점이 발생하게 된다. 예를 들어, 상기 PMOS 트랜지스터(P1)와 저항(R)의 크기를 큰 섹터(64KB)에 맞게 설계한 후, 크기가 작은 섹터(32KB, 16KB 및 8KB 등)로 인가하게 되면, 상대적으로 소오스 전압이 상승하게 되어(섹터 크기가 작으므로) 소오스 및 플로팅게이트 사이의 옥사이드(Oxide)가 스트레스를 받아 플래쉬 메모리 셀의 품질이 저하되는 단점이 있다.However, this conventional technology causes the following problems when the source driver circuit is used for each sector in a flash memory cell composed of a plurality of sectors (64 KB, 32 KB, 16 KB, 8 KB, etc.) having different sizes. For example, if the size of the PMOS transistor P1 and the resistor R is designed for a large sector (64KB) and then applied to a small sector (32KB, 16KB, 8KB, etc.), the source voltage is relatively high. This rise (below the sector size) has a disadvantage that the oxide (Oxide) between the source and the floating gate is stressed to deteriorate the quality of the flash memory cell.
따라서, 본 발명은 섹터 크기가 다른 각각의 섹터에 대응하는 다수의 소오스 전압 구동 회로를 전원단자 및 출력단자간에 병렬로 접속하여 섹터 어드레스의 디코딩(dcoding) 결과에 따라 선택적으로 구동시킴으로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 소오스 드라이버 회로를 제공하는 데 그 목적이 있다.Accordingly, the present invention selectively connects a plurality of source voltage driving circuits corresponding to each sector having a different sector size in parallel between a power supply terminal and an output terminal to selectively drive according to the decoding result of the sector address. It is an object of the present invention to provide a source driver circuit of a flash memory cell capable of solving the problem.
상술한 목적을 달성하기 위한 본 발명은 인에이블신호에 따라 섹터 크기가 다른 각각의 섹터에 해당하는 섹터 어드레스를 디코딩하기 위한 섹터 어드레스 디코딩 회로와, 상기 각기 다른 섹터에 대응하는 다수의 소오스 전압 구동 회로가 전원단자 및 출력단자 간에 병렬로 접속되며, 상기 섹터 어드레스 디코딩 회로의 출력에 따라 구동되는 소오스 드라이버 수단과, 상기 인에이블신호를 입력으로 하는 지연 수단과, 상기 인에이블신호 및 지연 수단의 출력에 따라 제어신호를 출력하기 위한 제어 수단과, 상기 출력단자 및 접지단자 간에 접속되며 상기 제어 수단의 출력에 따라 구동되는 풀다운 트랜지스터를 포함하여 구성된 것을 특징으로 한다.According to the present invention, a sector address decoding circuit for decoding a sector address corresponding to each sector having a different sector size according to an enable signal, and a plurality of source voltage driving circuits corresponding to the different sectors are provided. Is connected in parallel between the power supply terminal and the output terminal, the source driver means being driven in accordance with the output of the sector address decoding circuit, the delay means for inputting the enable signal, and the output of the enable signal and delay means. And a pull-down transistor connected between the output terminal and the ground terminal and driven according to the output of the control means.
도 1은 스택 게이트 플래쉬 메모리 셀의 단면도.1 is a cross-sectional view of a stacked gate flash memory cell.
도 2는 종래의 플래쉬 메모리 셀의 소오스 드라이버 회로도.2 is a source driver circuit diagram of a conventional flash memory cell.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 소오스 드라이버 회로도.3 is a source driver circuit diagram of a flash memory cell according to the present invention;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1: 콘트롤게이트2: 소오스1: control gate 2: source
3: 드레인4: 플로팅게이트3: drain 4: floating gate
5: 기판6, 12: 지연 수단5: substrate 6, 12: delay means
11: 어드레스 디코딩 회로13: 소오스 드라이버 수단11: address decoding circuit 13: source driver means
14: 제어 수단15, 16 및 17: 소오스 전압 구동 회로14: control means 15, 16 and 17: source voltage driving circuit
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 소오스 드라이버 회로도이다.3 is a source driver circuit diagram of a flash memory cell according to the present invention.
인에이블신호(EN)에 따라 크기가 다른 섹터의 각 섹터 어드레스(A0 및 A1)를 디코딩하기 위한 섹터 어드레스 디코딩 회로(11)와, 상기 섹터 어드레스 디코딩 회로(11)의 출력에 따라 구동되며, 상기 각기 다른 섹터에 대응하는 다수의 소오스 전압 구동 회로(15 내지 17)로 구성된 소오스 드라이버 수단(13)과, 상기 인에이블신호(EN)를 입력으로 하는 지연 수단(12)과, 상기 인에이블신호(EN) 및 지연 수단(12)의 출력에 따라 제어신호를 출력하기 위한 제어 수단(14)과, 상기 제어 수단(14)의 출력에 따라 구동되는 풀다운 트랜지스터(N1)로 구성된다.A sector address decoding circuit 11 for decoding each sector address A0 and A1 of a sector having a different size according to the enable signal EN, and driven in accordance with an output of the sector address decoding circuit 11; A source driver means 13 composed of a plurality of source voltage driving circuits 15 to 17 corresponding to different sectors, a delay means 12 for inputting the enable signal EN, and the enable signal ( Control means 14 for outputting a control signal in accordance with the output of EN) and the delay means 12, and a pull-down transistor N1 driven in accordance with the output of the control means 14.
상술한 바와 같이 구성된 본 발명에 따른 플래쉬 메모리 셀의 소오스 드라이버 회로의 동작을 상세히 설명하면 다음과 같다.The operation of the source driver circuit of the flash memory cell according to the present invention configured as described above will be described in detail as follows.
예를 들어, 인에이블신호(EN)는 하이 상태, 제 1 및 제 2 섹터 어드레스(A0 및 A1)가 모두 로우 상태일 경우, 인에이블신호(EN) 및 상기 인에이블신호(EN)를 입력으로 하는 지연회로(12)의 출력을 각각 입력으로 하는 제어 수단(14)의 출력은 로우 상태로 된다. 그러므로 상기 제어 수단(14)의 출력을 입력으로 하는 풀다운 트랜지스터(N1)는 턴오프 된다.For example, when the enable signal EN is high and the first and second sector addresses A0 and A1 are all low, the enable signal EN and the enable signal EN are input. The output of the control means 14 which takes as an input the output of the delay circuit 12, respectively, becomes a low state. Therefore, the pull-down transistor N1 which takes the output of the control means 14 as an input is turned off.
또한, 섹터 어드레스 디코딩 회로(11)의 제 1 및 제 2 출력(S1 및 S2)은 하이 상태로 되며, 제 3 출력(S3)은 로우 상태로 된다. 이때, 상기 섹터 어드레스 디코딩 회로(11)의 각 출력은 소오스 드라이버 수단(13)으로 공급된다. 그러므로, 제 1 소오스 전압 구동 회로(15)의 풀업 트랜지스터 인 PMOS 트랜지스터(P1)는 턴온 되는 반면에, 제 2 및 제 3 소오스 전압 구동 회로(16 및 17)의 풀업 트랜지스터 인 PMOS 트랜지스터(P2 및 P3)는 턴오프 된다. 따라서, 전원단자(Vcc)로부터 출력단자(Vout)로 상기 제 1 소오스 전압 구동 회로(15)의 PMOS 트랜지스터(P1) 및 저항(R1)을 통해 소오스 전압이 공급된다.Further, the first and second outputs S1 and S2 of the sector address decoding circuit 11 go high and the third output S3 goes low. At this time, each output of the sector address decoding circuit 11 is supplied to the source driver means 13. Therefore, the PMOS transistor P1, which is a pull-up transistor of the first source voltage driving circuit 15, is turned on, while the PMOS transistors P2 and P3, which are pull-up transistors of the second and third source voltage driving circuits 16 and 17, are turned on. ) Is turned off. Accordingly, the source voltage is supplied from the power supply terminal Vcc to the output terminal Vout through the PMOS transistor P1 and the resistor R1 of the first source voltage driving circuit 15.
또한, 인에이블신호(EN)는 하이 상태, 제 1 및 제 2 섹터 어드레스(A0 및 A1)가 로우 및 하이 상태이거나 반대로 하이 및 로우 상태일 경우, 섹터 어드레스 디코딩 회로(11)의 제 1 및 제 3 출력(S1 및 S3)은 하이 상태로 되며, 제 2 출력(S2)은 로우 상태로 된다. 이때, 상기 섹터 어드레스 디코딩 회로(11)의 각 출력은 소오스 드라이버 수단(13)으로 공급된다. 그러므로, 제 2 소오스 전압 구동 회로(16)의 PMOS 트랜지스터(P2)는 턴온 되는 반면에, 제 1 및 제 3 소오스 전압 구동 회로(15 및 17)의 PMOS 트랜지스터(P1 및 P3)는 턴오프 된다. 따라서, 전원단자(Vcc)로부터 출력단자(Vout)로 상기 제 2 소오스 전압 구동 회로(15)의 PMOS 트랜지스터(P2)와 저항(R2)을 통해 소오스 전압이 공급되게 된다.Further, the enable signal EN is the first state and the first state of the sector address decoding circuit 11 when the high state, the first and second sector addresses A0 and A1 are low and high or vice versa. The three outputs S1 and S3 go high and the second output S2 goes low. At this time, each output of the sector address decoding circuit 11 is supplied to the source driver means 13. Therefore, the PMOS transistors P2 of the second source voltage driving circuit 16 are turned on, while the PMOS transistors P1 and P3 of the first and third source voltage driving circuits 15 and 17 are turned off. Therefore, the source voltage is supplied from the power supply terminal Vcc to the output terminal Vout through the PMOS transistor P2 and the resistor R2 of the second source voltage driving circuit 15.
또한, 인에이블신호(EN)는 하이 상태, 제 1 및 제 2 섹터 어드레스(A0 및 A1)가 모두 하이 상태일 경우, 섹터 어드레스 디코딩 회로(11)의 제 2 및 제 3 출력(S2 및 S3)은 하이 상태로 되며, 제 1 출력(S1)은 로우 상태로 된다. 상기 섹터 어드레스 디코딩 회로(11)의 각 출력은 소오스 드라이버 수단(13)으로 공급된다.그러므로, 제 3 소오스 전압 구동 회로(17)의 PMOS 트랜지스터(P3)는 턴온 되는 반면에, 제 1 및 제 2 소오스 전압 구동 회로(15 및 16)의 PMOS 트랜지스터(P1 및 P2)는 턴오프 된다. 따라서, 전원단자(Vcc)로부터 출력단자(Vout)로 상기 제 3 소오스 전압 구동 회로(17)의 PMOS 트랜지스터(P3) 및 저항(R3)을 통해 소오스 전압이 공급되게 된다.In addition, the enable signal EN is in the high state, when the first and second sector addresses A0 and A1 are both in the high state, the second and third outputs S2 and S3 of the sector address decoding circuit 11. Becomes high and the first output S1 goes low. Each output of the sector address decoding circuit 11 is supplied to the source driver means 13. Thus, the PMOS transistor P3 of the third source voltage driver circuit 17 is turned on, while the first and second The PMOS transistors P1 and P2 of the source voltage driving circuits 15 and 16 are turned off. Accordingly, the source voltage is supplied from the power supply terminal Vcc to the output terminal Vout through the PMOS transistor P3 and the resistor R3 of the third source voltage driving circuit 17.
상술한 바와 같이 본 발명은 섹터 크기에 따라 크기가 다른 다수의 소오스 전압 구동 회로를 병렬로 구성하고, 이를 섹터 어드레스의 디코딩 결과에 따라 선택적으로 구동시킴으로써, 섹터 크기에 관계없이 일정한 셀 특성을 확보할 수 있게 된다.As described above, the present invention configures a plurality of source voltage driving circuits having different sizes according to the sector size in parallel, and selectively drives them according to the decoding result of the sector address, thereby ensuring constant cell characteristics regardless of the sector size. It becomes possible.
상술한 바와 같이 본 발명에 의하면 섹터 크기에 따라 크기가 다른 다수의 소오스 전압 구동 회로를 병렬로 구성하고, 이를 섹터 어드레스의 디코딩 결과에 따라 선택적으로 구동시킴으로써, 섹터 크기에 관계없이 일정한 셀 특성을 확보할 수 있어 플래쉬 메모리 셀의 품질을 향상시킬 수 있는 탁월한 효과가 있다.As described above, according to the present invention, a plurality of source voltage driving circuits having different sizes depending on the sector size are configured in parallel and selectively driven according to the decoding result of the sector address, thereby ensuring a constant cell characteristic regardless of the sector size. There is an excellent effect to improve the quality of flash memory cells.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980040396A KR100342978B1 (en) | 1998-09-28 | 1998-09-28 | Source driver circuit in the flash memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980040396A KR100342978B1 (en) | 1998-09-28 | 1998-09-28 | Source driver circuit in the flash memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000021370A KR20000021370A (en) | 2000-04-25 |
| KR100342978B1 true KR100342978B1 (en) | 2002-09-18 |
Family
ID=19552284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980040396A KR100342978B1 (en) | 1998-09-28 | 1998-09-28 | Source driver circuit in the flash memory cell |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100342978B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745053B1 (en) * | 2001-04-10 | 2007-08-01 | 주식회사 하이닉스반도체 | Circuit for Driving Output |
| JP2003123493A (en) * | 2001-10-12 | 2003-04-25 | Fujitsu Ltd | Nonvolatile memory in which program operation is optimized by controlling source potential |
| KR100714485B1 (en) * | 2005-08-23 | 2007-05-07 | 삼성전자주식회사 | Non volatile semiconductor memory device |
-
1998
- 1998-09-28 KR KR1019980040396A patent/KR100342978B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000021370A (en) | 2000-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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