KR100387263B1 - Output driver circuit - Google Patents

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Abstract

본 발명은 출력 드라이버 회로에 관한 것으로, 출력 단자의 전위를 전원 전압 전위로 상승시키기 위한 풀업 트랜지스터와 출력 단자의 전위를 접지 전위로 강하시키기 위한 풀다운 트랜지스터로 구성된 출력 드라이버 회로에서 풀다운 트랜지스터에 풀다운 PMOS 트랜지스터를 접속시켜 낮은 피크 전류를 가지면서도 풀다운 속도를 향상시킬 수 있는 출력 드라이버 회로가 제시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output driver circuit, comprising a pull-down transistor in a pull-down transistor in an output driver circuit comprising a pull-up transistor for raising the potential of the output terminal to a power supply voltage potential and a pull-down transistor for lowering the potential of the output terminal to a ground potential. An output driver circuit is proposed that can be connected to improve the pull-down speed while having a low peak current.

Description

출력 드라이버 회로{Output driver circuit}Output driver circuit

본 발명은 출력 드라이버 회로에 관한 것으로, 특히 출력 드라이버의 풀다운 NMOS 트랜지스터에 풀다운 PMOS 트랜지스터를 접속시켜 낮은 피크 전류를 가지면서도 풀다운 속도를 향상시킬 수 있는 출력 드라이버 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output driver circuit, and more particularly, to an output driver circuit capable of connecting a pull-down PMOS transistor to a pull-down NMOS transistor of an output driver to improve the pull-down speed while having a low peak current.

낮은 전원 전압으로 구동되는 플래쉬 메모리 소자는 인가되는 전원 전압이 낮기 때문에 소자의 구동에 여러가지 문제를 야기시킨다. 그중에 하나가 출력 드라이버의 구동인데, 출력 드라이버를 구동시키는 전압이 낮기 때문에 그 속도가 상당히 느려지게 된다.Flash memory devices driven at low power supply voltages cause various problems in driving the devices because of low power supply voltages. One of them is the driving of the output driver, which is considerably slowed down due to the low voltage driving the output driver.

일반적으로 출력 드라이버는 출력 단자의 전위를 전원 전압 전위로 상승시키기 위한 풀업 트랜지스터와 출력 단자의 전위를 접지 전위로 강하시키기 위한 풀다운 트랜지스터를 사용한다. 이때, 풀업 트랜지스터로는 PMOS 트랜지스터를 사용하고, 풀다운 트랜지스터로는 NMOS 트랜지스터를 사용한다. 그런데, 낮은 전원 전압으로 구동되는 소자에서 NMOS 트랜지스터의 게이트에 인가되는 바이어스 역시 낮기 때문에 약하게 턴온되어 전압 강하 속도가 느려지게 되고, 이에 따라 출력 드라이버의 구동 능률이 저하된다. 이를 개선하기 위해 많이 사용되는 방법이 NMOS 트랜지스터의 사이즈를 크게 만드는 것인데, 이는 순간 피크 전류를 증가시켜 노이즈를 유발하는 원인이 되어 소자의 신뢰성을 저하시킨다.In general, the output driver uses a pull-up transistor for raising the potential of the output terminal to the power supply voltage potential and a pull-down transistor for lowering the potential of the output terminal to the ground potential. At this time, a PMOS transistor is used as a pull-up transistor, and an NMOS transistor is used as a pull-down transistor. However, since the bias applied to the gate of the NMOS transistor in the device driven at a low power supply voltage is also low, it is weakly turned on to slow down the voltage drop, thereby lowering the driving efficiency of the output driver. A popular method to improve this is to increase the size of the NMOS transistor, which increases the instantaneous peak current, causing noise, which reduces device reliability.

따라서, 본 발명은 출력 드라이버의 구동 능률을 향상시키는 동시에 피크 전류를 증가시키지 않아 소자의 신뢰성을 향상시킬 수 있는 출력 드라이버를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an output driver that can improve the driving efficiency of the output driver and at the same time increase the reliability of the device without increasing the peak current.

상술한 목적을 달성하기 위한 본 발명은 출력 인에이블 신호 및 데이터 신호가 논리 조합된 신호에 따라 출력 단자에 전원 전압을 공급하기 위한 풀업 트랜지스터와, 상기 출력 인에이블 신호 및 데이터 신호가 논리 조합된 신호에 따라 상기 출력 단자의 전위를 접지 전위로 강하시키기 위한 풀다운 트랜지스터와, 상기 출력 단자와 상기 풀다운 트랜지스터 사이에 접속되어 상기 출력 단자의 전압 강하 속도를 향상시키기 위한 PMOS 트랜지스터와, 상기 출력 인에이블 신호 및 데이터 신호가 논리 조합된 신호에 따라 상기 PMOS 트랜지스터에 전원 전압을 공급하거나 상기 PMOS 트랜지스터를 통해 전달된 출력 단자의 전하를 접지 단자로 패스시키기 위한 인버터를 포함하여 이루어진 것을 특징으로 한다.The present invention for achieving the above object is a pull-up transistor for supplying a power supply voltage to an output terminal in accordance with a signal of the logical combination of the output enable signal and the data signal, and the signal of the logical combination of the output enable signal and the data signal A pull-down transistor for lowering the potential of the output terminal to a ground potential, a PMOS transistor connected between the output terminal and the pull-down transistor to improve a voltage drop rate of the output terminal, the output enable signal, And an inverter for supplying a power supply voltage to the PMOS transistor or passing charge of an output terminal transferred through the PMOS transistor to a ground terminal in accordance with a logic-combined signal.

도 1은 본 발명에 따른 출력 드라이버 회로도.1 is an output driver circuit diagram according to the present invention;

도 2는 전원 전압으로 1.5V를 인가하였을 때의 시뮬레이션 결과 그래프.2 is a graph of simulation results when 1.5 V is applied as a power supply voltage.

도 3은 전원 전압으로 1.2V를 인가하였을 때의 시뮬레이션 결과 그래프.3 is a graph of simulation results when 1.2 V is applied as a power supply voltage.

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 출력 드라이버 회로의 회로도로서, 다음과 같이 구성된다.1 is a circuit diagram of an output driver circuit according to the present invention, and is configured as follows.

제 1 NAND 게이트(11) 및 제 1 NOR 게이트(12) 각각은 제 1 인버터(I11)를 통해 반전된 출력 인에이블 신호(Output Enable; OE)와 제 2 인버터(I12)를 통해 반전된 데이터 신호(DATA)를 입력하여 논리 조합한다. 제 1 NAND 게이트(11)의 출력 신호는 전원 단자(Vcc)와 출력 단자(OUT) 사이에 접속된 제 1 PMOS 트랜지스터(P11)를 구동시킨다. 제 1 NOR 게이트(12)의 출력 신호는 출력 단자(OUT)와 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터(N11)를 구동시킨다. 제 2 NAND 게이트(13)는 출력 인에이블 신호(OE)와 데이터 신호(DATA)를 입력하여 논리 조합한다. 제 2 NAND 게이트(13)의 출력 신호는 제 3 인버터(I13)를 통해 반전되고, 제 4 인버터(I14)를 통해 재반전되어 제 3 PMOS 트랜지스터(P13)로 인가된다. 제 3 PMOS 트랜지스터(P13)는 소오스 단자 및 기판이 제 4 인버터(I14)와 접속되고, 드레인 단자가 출력 단자(OUT)에 접속되며, 게이트 단자에 접지 전압이 인가되어 항상 턴온 상태를 유지한다.Each of the first NAND gate 11 and the first NOR gate 12 is an inverted output enable signal OE that is inverted through the first inverter I11 and a data signal inverted by the second inverter I12. Enter (DATA) to combine logically. The output signal of the first NAND gate 11 drives the first PMOS transistor P11 connected between the power supply terminal Vcc and the output terminal OUT. The output signal of the first NOR gate 12 drives the first NMOS transistor N11 connected between the output terminal OUT and the ground terminal Vss. The second NAND gate 13 inputs an output enable signal OE and a data signal DATA and logically combines them. The output signal of the second NAND gate 13 is inverted through the third inverter I13, inverted again through the fourth inverter I14, and applied to the third PMOS transistor P13. In the third PMOS transistor P13, the source terminal and the substrate are connected to the fourth inverter I14, the drain terminal is connected to the output terminal OUT, and a ground voltage is applied to the gate terminal to maintain the turn-on state.

상기와 같이 구성되는 본 발명에 따른 출력 드라이버 회로는 출력단의 제 1 NMOS 트랜지스터(N11)를 통해 출력 단자(OUT)의 전위를 접지 전위로 빠르게 강하시키기 위한 것으로, 이를 위해 출력 인에이블 신호(OE)가 하이 상태로 인가될 경우의 구동 방법만을 설명한다.The output driver circuit according to the present invention configured as described above is for rapidly dropping the potential of the output terminal OUT to the ground potential through the first NMOS transistor N11 of the output terminal. For this purpose, the output enable signal OE Only the driving method when is applied in the high state will be described.

먼저, 출력 인에이블 신호(OE)가 하이 상태로 인가되고, 데이터 신호(DATA)가 로우 상태로 인가될 경우의 구동 방법을 설명한다. 하이 상태로 인가되는 출력 인에이블 신호(OE)는 제 1 인버터(I11)을 통해 로우 상태로 반전되어 제 1 NAND 게이트(11) 및 제 1 NOR 게이트(12)로 각각 인가된다. 또한, 로우 상태로 인가되는 데이터 신호(DATA)는 제 2 인버터(I12)를 통해 하이 상태로 반전되어 제 1 NAND 게이트(11) 및 제 1 NOR 게이트(12)로 각각 인가된다. 제 1 NAND 게이트(11)는 로우 상태로 반전된 출력 인에이블 신호(OE)와 하이 상태로 반전된 데이터 신호(DATA)를 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태의 제1 NAND 게이트(11)의 출력 신호는 제 1 PMOS 트랜지스터(P11)를 턴오프시킨다. 한편, 제 1 NOR 게이트(12)는 로우 상태로 반전된 출력 인에이블 신호(OE)와 하이 상태로 반전된 데이터 신호(DATA)를 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태의 제 1 NOR 게이트(12)의 출력 신호는 제 1 NMOS 트랜지스터(N11)를 턴오프시킨다. 그리고, 하이 상태의 출력 인에이블 신호(OE) 및 로우 상태의 데이터 신호(DATA)를 입력한 제 2 NAND 게이트(13)는 이들 신호를 논리 조합하여 하이 상태의 신호를 출력하고, 이 신호는 제 3 인버터(I13)을 통해 로우 상태로 반전된다. 제 3 인버터(I13)에서 출력된 로우 상태의 신호는 제 4 인버터(I14)의 제 2 PMOS 트랜지스터(P12)를 턴온시켜 전원 전압(Vcc)을 제 3 PMOS 트랜지스터(P13)의 소오스 단자 및 기판으로 공급한다.First, a driving method when the output enable signal OE is applied in the high state and the data signal DATA is applied in the low state will be described. The output enable signal OE applied to the high state is inverted to the low state through the first inverter I11 and applied to the first NAND gate 11 and the first NOR gate 12, respectively. In addition, the data signal DATA applied in the low state is inverted to the high state through the second inverter I12 and applied to the first NAND gate 11 and the first NOR gate 12, respectively. The first NAND gate 11 logically combines the output enable signal OE inverted to the low state and the data signal DATA inverted to the high state to output a high state signal. The output signal of the first NAND gate 11 in the high state turns off the first PMOS transistor P11. Meanwhile, the first NOR gate 12 logically combines the output enable signal OE inverted to the low state and the data signal DATA inverted to the high state to output the low state signal. The output signal of the first NOR gate 12 in the low state turns off the first NMOS transistor N11. Then, the second NAND gate 13 having inputted the output enable signal OE in the high state and the data signal DATA in the low state outputs a high state signal by logically combining these signals. 3 is inverted to the low state through the inverter I13. The low state signal output from the third inverter I13 turns on the second PMOS transistor P12 of the fourth inverter I14 to transfer the power supply voltage Vcc to the source terminal and the substrate of the third PMOS transistor P13. Supply.

출력 인에이블 신호(OE)가 하이 상태로 인가되고, 데이터 신호(DATA)가 하이 상태로 인가될 경우의 구동 방법을 설명한다. 하이 상태로 인가되는 출력 인에이블 신호(OE)는 제 1 인버터(I11)을 통해 로우 상태로 반전되어 제 1 NAND 게이트(11) 및 제 1 NOR 게이트(12)로 각각 인가된다. 또한, 하이 상태로 인가되는 데이터 신호(DATA)는 제 2 인버터(I12)를 통해 로우 상태로 반전되어 제 1 NAND 게이트(11) 및 제 1 NOR 게이트(12)로 각각 인가된다. 제 1 NAND 게이트(11)는 로우 상태로 반전된 출력 인에이블 신호(OE)와 로우 상태로 반전된 데이터 신호(DATA)를 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태의 제1 NAND 게이트(11)의 출력 신호는 제 1 PMOS 트랜지스터(P11)를 턴오프시킨다. 한편, 제 1 NOR 게이트(12)는 로우 상태로 반전된 출력 인에이블 신호(OE)와 로우 상태로 반전된 데이터 신호(DATA)를 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태의 제 1 NOR 게이트(12)의 출력 신호는 제 1 NMOS 트랜지스터(N11)를 턴온시켜 출력 단자(OUT)의 전위를 접지 전위로 강하시킨다. 그리고, 하이 상태의 출력 인에이블 신호(OE) 및 하이 상태의 데이터 신호(DATA)를 입력한 제 2 NAND 게이트(13)는 이들 신호를 논리 조합하여 로우 상태의 신호를 출력하고, 이 신호는 제 3 인버터(I13)을 통해하이 상태로 반전된다. 제 3 인버터(I13)에서 출력된 하이 상태의 신호는 제 4 인버터(I14)의 제 2 NMOS 트랜지스터(N12)를 턴온시킨다.A driving method when the output enable signal OE is applied in the high state and the data signal DATA is applied in the high state will be described. The output enable signal OE applied to the high state is inverted to the low state through the first inverter I11 and applied to the first NAND gate 11 and the first NOR gate 12, respectively. In addition, the data signal DATA applied in the high state is inverted to the low state through the second inverter I12 and applied to the first NAND gate 11 and the first NOR gate 12, respectively. The first NAND gate 11 logically combines the output enable signal OE inverted to the low state and the data signal DATA inverted to the low state to output a high state signal. The output signal of the first NAND gate 11 in the high state turns off the first PMOS transistor P11. Meanwhile, the first NOR gate 12 logically combines the output enable signal OE inverted to the low state and the data signal DATA inverted to the low state to output a high state signal. The output signal of the first NOR gate 12 in the high state turns on the first NMOS transistor N11 to lower the potential of the output terminal OUT to the ground potential. In addition, the second NAND gate 13 having inputted the high state output enable signal OE and the high state data signal DATA logically combines these signals to output a low state signal. 3, the inverter is reversed to a high state through the I13. The high state signal output from the third inverter I13 turns on the second NMOS transistor N12 of the fourth inverter I14.

상기와 같은 상태에서 제 1 NMOS 트랜지스터(N11)를 통해 출력 단자(OUT)의 전위가 접지 전위로 강하되는데, 제 1 NMOS 트랜지스터(N11)를 구동시키는 전위는 저전압 소자이기 때문에 상당히 낮다. 따라서, 접지 전위로 강하시키는 시간이 상당히 오래 걸리게 된다. 이를 제 3 PMOS 트랜지스터(P13)가 보상해 주는데, 제 3 PMOS 트랜지스터(P13)의 드레인 단자를 통해 소오스 단자로 전하가 이동하게 되어 보다 빠르게 출력 단자(OUT)의 전위를 강하시킬 수 있다. 한편, 제 3 PMOS 트랜지스터(P13)를 통해 이동된 전하는 턴온 상태를 유지하는 제 2 NMOS 트랜지스터(N12)를 통해 접지 단자로 패스된다.In the above state, the potential of the output terminal OUT drops to the ground potential through the first NMOS transistor N11, but the potential for driving the first NMOS transistor N11 is considerably low because it is a low voltage device. Therefore, it takes a long time to drop to the ground potential. The third PMOS transistor P13 compensates for this, and the charge is transferred to the source terminal through the drain terminal of the third PMOS transistor P13, thereby lowering the potential of the output terminal OUT more quickly. Meanwhile, charges moved through the third PMOS transistor P13 are passed to the ground terminal through the second NMOS transistor N12 which maintains the turn-on state.

도 2 및 도 3은 본 발명에 따른 출력 드라이버 회로와 일반적인 출력 드라이버 회로, 그리고 출력 드라이버 회로의 NMOS 트랜지스터의 사이즈를 크게 하였을 경우를 비교하기 위한 시뮬레이션 결과 그래프이다. 도 2는 전원 전압으로 1.5V를 인가하였을 경우의 결과이고, 도 3은 전원 전압으로 1.2V를 인가하였을 경우의 결과이다.2 and 3 are graphs of simulation results for comparing the case where the size of an NMOS transistor of an output driver circuit, a general output driver circuit, and an output driver circuit according to the present invention is increased. 2 is a result when 1.5V is applied as the power supply voltage, and FIG. 3 is a result when 1.2V is applied as the power supply voltage.

도 2에서 1, 2 및 3은 각각 일반적인 출력 드라이버 회로이고, 본 발명에 따른 PMOS 트랜지스터를 풀다운 NMOS 트랜지스터에 접속하였을 경우이며, 3은 일반적인 출력 드라이버 회로의 NMOS 트랜지스터의 사이즈를 크게 하였을 경우의 구동 속도 및 피크 전류를 각각 나타낸 것이다. 도 3의 4, 5 및 6도 마찬가지이다.In Fig. 2, 1, 2 and 3 are general output driver circuits, respectively, when the PMOS transistor according to the present invention is connected to a pull-down NMOS transistor, and 3 is the driving speed when the size of the NMOS transistor of the general output driver circuit is increased. And peak currents, respectively. The same applies to 4, 5 and 6 of FIG.

도시된 바와 같이 NMOS 트랜지스터의 사이즈를 크게 하면 구동 속도를 향상시킬 수 있지만, 순간 피크 전류가 상당히 증가하는 것을 알 수 있다. 반면, 본 발명에 의한 방법을 사용하면 구동 속도를 일반적인 방법에 비해 향상시킬 수 있고, 피크 전류 또한 줄일 수 있다.As shown, increasing the size of the NMOS transistor can improve the driving speed, but it can be seen that the instantaneous peak current increases significantly. On the other hand, by using the method according to the present invention, the driving speed can be improved as compared with the general method, and the peak current can also be reduced.

상술한 바와 같이 본 발명에 의하면 낮은 피크 전류를 가지면서도 풀 다운 속도를 향상시킬 수 있어 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the present invention, the pull-down speed can be improved while having a low peak current, thereby improving the reliability of the device.

Claims (3)

반전된 출력 인에이블 신호와 반전된 데이터 신호를 논리 조합하기 위한 제 1 NAND 게이트;A first NAND gate for logically combining the inverted output enable signal and the inverted data signal; 상기 제 1 NAND 게이트의 출력 신호에 따라 출력 단자에 전원 전압을 공급하기 위한 풀업 트랜지스터;A pull-up transistor for supplying a power supply voltage to an output terminal according to the output signal of the first NAND gate; 상기 반전된 출력 인에이블 신호와 상기 반전된 데이터 신호를 논리 조합하기 위한 NOR 게이트;A NOR gate for logically combining the inverted output enable signal and the inverted data signal; 상기 NOR 게이트의 출력 신호에 따라 상기 출력 단자의 전위를 접지 전위로 강하시키기 위한 풀다운 트랜지스터;A pull-down transistor for lowering the potential of the output terminal to a ground potential according to the output signal of the NOR gate; 상기 출력 단자와 상기 풀다운 트랜지스터 사이에 접속되어 상기 출력 단자의 전압 강하 속도를 향상시키기 위한 PMOS 트랜지스터;A PMOS transistor connected between the output terminal and the pull-down transistor to improve a voltage drop rate of the output terminal; 상기 출력 인에이블 신호와 상기 데이터 신호를 논리 조합하기 위한 제 2 NAND 게이트;A second NAND gate for logically combining the output enable signal and the data signal; 상기 제 2 NAND 게이트의 반전 신호에 따라 상기 PMOS 트랜지스터에 전원 전압을 공급하거나 상기 PMOS 트랜지스터를 통해 전달된 출력 단자의 전하를 접지 단자로 패스시키기 위한 인버터를 포함하여 이루어진 것을 특징으로 하는 출력 드라이버 회로.And an inverter for supplying a power voltage to the PMOS transistor or passing charge of an output terminal transferred through the PMOS transistor to a ground terminal according to the inverted signal of the second NAND gate. 제 1 항에 있어서, 상기 PMOS 트랜지스터는 게이트 단자가 접지 단자와 접속되고, 드레인 단자가 상기 출력 단자와 접속되며, 소오스 단자 및 기판은 상기 인버터의 출력단에 공통으로 접속된 것을 특징으로 하는 출력 드라이버 회로.The output driver circuit of claim 1, wherein the PMOS transistor has a gate terminal connected to a ground terminal, a drain terminal connected to the output terminal, and a source terminal and a substrate connected to an output terminal of the inverter in common. . 삭제delete
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