KR100340050B1 - 동기식 디지털 전송 시스템의 역동기화 장치 - Google Patents
동기식 디지털 전송 시스템의 역동기화 장치 Download PDFInfo
- Publication number
- KR100340050B1 KR100340050B1 KR1019990039896A KR19990039896A KR100340050B1 KR 100340050 B1 KR100340050 B1 KR 100340050B1 KR 1019990039896 A KR1019990039896 A KR 1019990039896A KR 19990039896 A KR19990039896 A KR 19990039896A KR 100340050 B1 KR100340050 B1 KR 100340050B1
- Authority
- KR
- South Korea
- Prior art keywords
- frame
- flag
- phase error
- clock
- signal
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 36
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 31
- 238000001514 detection method Methods 0.000 claims abstract description 30
- 238000001914 filtration Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 36
- 230000004044 response Effects 0.000 claims description 3
- 230000008859 change Effects 0.000 abstract description 6
- 238000000605 extraction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000002159 abnormal effect Effects 0.000 description 6
- 230000010363 phase shift Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000000284 extract Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 동기식 디지털 전송 시스템의 역동기화 장치에 관한 것임.
2. 발명이 해결하고자하는 과제
본 발명은 매 HDSL 프레임마다 시간에 따라 가변되는 프레임끝 플래그 정보 및 스터프 펄스 정보를 이용하여 데이터의 출력을 제어하게 되는 기준 주파수의 위상을 변화시키는데 사용하므로써, 지터/원더를 현저하게 감소시킬 수 있는 동기식 디지털 전송 시스템의 역동기화 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결방법의 요지
본 발명은, 수신신호에서 클럭을 추출하는 클럭 추출수단; 프레임끝 플래그와 스터프 플래그를 제공하고, 수신신호를 디코딩하는 디코딩수단; 수신신호의 평균위상오차를 검출하는 평균위상오차 검출수단; 평균위상오차 검출수단의 리셋동작을 제어하는 오차검출 제어수단; 기준주파수를 발생하기 위한 기준주파수 발생수단; 기준주파수를 필터링하는 필터링수단; 및 디코딩수단에 의해 디코딩된 신호를 저장하여 출력하는 저장수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 동기식 디지털 전송 시스템에 이용됨.
Description
본 발명은 동기식 디지털 전송 시스템의 역동기화 장치에 관한 것이다.
일반적으로, 펄스 스터핑(Pulse stuffing) 동기화 기술은 디지탈 데이터 전송에서 동기화부의 입력 데이터 클럭과 동기화부 클럭의 주파수 차이를 보상하기 위하여 디지탈 데이터 프레임에 스터프 펄스(stuff pulse)를 삽입하는 기술이다.
이와 같은 경우, 동기화부에서 출력되는 데이터 클럭은 대기 시간 지터(waiting time jitter)라는 낮은 주파수를 포함하게 된다. 이러한 종류의 지터(jitter)는 데이터 클럭에 비하여 매우 낮은 임의의 주파수이며, 또한 시간에 따라 변화하므로 위상동기루프(PLL : Phase Locked Loop)과 같은 종래의 필터(filter) 기술로는 제거하기가 매우 힘들다.
또한, 이러한 지터(jitter)의 특성은 전송하는 데이터에게 오류를 일으키므로 특정 전송시스템이 데이터를 전송하는 경우에, 그 특정 전송 시스템의 수신부가 전달 및 출력하는 데이터에 대하여 허용 가능한 기준이 설정되어 있다.
그리고, 지터(Jitter)의 성분 중에서 주파수가 10Hz 이상인 경우는 단순히 "지터(jitter)"라 하고, 10Hz 이하인 성분은 "원더(wander)"라고 정의된다.
따라서, E1 신호(즉, 2.048 Mb/s임)에 대한 최대 지터(jitter) 허용기준은 ITU-T Rec. G.823에 규정된 바와 같이 피크대 피크(peak-to-peak) 지터(jitter)의 값으로 주어져 있으며, DS1 신호(즉, 1.544 Mb/s임)의 경우 ANSI T1.403-1995에서는 15분 동안 5유닛 인터벌(UI : unit interval) 이내로 규정하고, ANSI T1.101-1993은 원더(wander)에 대하여 최대 시간 간격 에러(MTIE : Maximum Time Interval Error)가 1 내지 1,000초 동안에 300 내지 1,000 ns 이내로 규정하고 있다.
한편, 트위스트 페어 로컬 라인(twisted-pair local lines)으로 디지탈 데이터를 고속 전송하는 기술을 고비트율 디지털 가입자 선로(HDSL : High bit rate Digital Subscriber Line) 기술이라 하며, E1 신호를 HDSL 기술로 전송하는 경우에는 ITU-T draft Rec. G.991.1(1998)에 전송 규격이 있으며, DS1 신호는 ANSI T1 TR-No.28에 권고되어 있다.
이러한, HDSL 기술은 펄스 스터핑(pulse stuffing) 동기방식으로 E1 및 DS1 신호를 HDSL 매스터 오실레이터(master oscillator)와 동기시켜 전송하는 방식으로, 이러한 동기화 과정에서 대기 시간 지터(WTJ : waiting time jitter)를 유발하게 된다.
그리고, Draft ITU-T Rec. G.991.1 권고안에 따라 E1 신호를 전송하는 경우, 일례로 2B1Q 코딩에 의한 3페어(pair) 시스템인 경우, 스터핑 펄스(stuffing pulse)의 크기는 약 5,100ns로써 E1 신호의 12 UI에 해당되며, 평균 스터프율(stuff ratio)은 1/2이 되어 원더(wander)의 크기는 약 6 UI인 2,550 ns가 된다.
또한, DS1신호를 ANSI T1 TR-No.28에 의하여 전송하는 경우에 스터핑 펄스(stuffing pulse)의 크기는 약 5,100ns로써 DS1신호의 8 UI에 해당되며, 평균 스터프율(stuff ratio)은 1/2이 되어 원더(wander)의 크기는 약 4 UI인 2,550ns가된다.
따라서, 이러한 지터/원더(jitter/wander)를 ITU-T 및 T1 의 E1/DS1 전송규격이내로 낮추는 방안이 강구되어야 한다.
이와 같이 크기가 큰 지터/원더(jitter/wander)를 감소하기 위한 방안으로 동기화부에서 전송하는 프레임(frame) 자체에 어떤 위상정보를 주거나 변형하여 역동기화부에서 용이하게 감소시킬 수 있도록 하는 방안이 있으며, 또는 이미 발생된 지터/원더(jitter/wander)를 역동기화부에서 감소시키는 방안이 있다. 다음에는 이미 기존에 제안된 방식의 특징과 문제점을 보면 다음과 같다.
이렇게, 발생되는 스터프 펄스(stuff pulse) 크기가 전송하는 데이터 비트보다 큰 경우, 유사한 동작을 하는 동기식 전송방식(즉, SDH/SONET)이 있다.
SDH(Synchronous Digital Hierarchy)에서는 동기 프레임내부에서 입력 데이터 클럭과 동기화부 클럭의 누적 위상 차이가 N바이트(byte) 이상이 되면 포인터 이벤트(Event)를 발생하게 되고, N바이트만큼 포인터의 위치를 변화하는 방식에 의하여, 입력 데이터 클럭과 동기화부 출력 클럭의 위상차이를 보상하므로 위상차이를 보상하는 동작 원리는 HDSL과 동일하다.
이러한, SDH 동기화부의 위상차이가 거의 일정하다는 성질에 의하여 스터프 펄스(stuff pulse) 발생시점부터 비트(bit) 단위로 역동기화부의 클럭 위상을 변화하는 고정 비트 누설(fixed bit leaking) 방식이 있으나, 이러한 방식의 경우는 버스티(bursty) 특성을 지닌 랜덤 포인터 이벤트의 경우는 대처할 수 없다는 문제가 있었다.(참고문헌 : "Transmission Networking: SONET and the SynchronousDigital Hierarchy", by M. Sexton and A. Reid, Artech House, 1992.).
그리고, 미국 특허 번호 5343476 호에 사용된 방식은 SDH망과 같이 동기화부의 클럭이 외부의 기준 클럭에 동기되어 있는 상태에서 동작하는 것으로 특히 중계기(Regenerator)에서 위상 변위를 미리 보정하는 방식이므로 적응(adaptation) 범위가 제한되어 있어, 외부의 기준 클럭과 동기되어 있지 않는 HDSL의 경우(즉, SDH 동기 망 입장에서는 프리-런 모드(free-run mode)에 해당함)에는 동기화부의 클럭 변동 범위가 훨씬 커서 적용하기 곤란하다.
또한, 불규칙한 랜덤(random) 포인터 이벤트는 매우 협대역 위상동기루프 대역폭(bandwidth)을 사용하여 역동기화부 클럭의 타이밍 조정이 가능하지만, 이러한 내용은 적응(adaptation)이 가능한 범위가 제한되어 있어서 이러한 방식의 적용은 동기화부 클럭이 모두 외부의 동기 망과 연결된 상태를 전제로 하고 있다.(참고문헌 : "Digital network synchronization ", by J. C. Bellamy, IEEE Comm. Mag, vol. 33, no. 4, Apr. 1995, pp 70-83)
그러나, 상기한 바와 같은 다양한 고안에도 불구하고 SDH에서 사용된 지터/원더(jitter/wander) 감소 방식은 SDH 프레임이 125 us(즉, 8KHz임)로 일정한 경우에 활용 가능한 방식이므로 HDSL 프레임과 같이 정상 동작 상태에서도 가변적인 경우에는 사용할 수가 없다는 근본적인 문제점이 있었다.
따라서, HDSL 전송 시스템에 사용하기 위하여 제안된 미국 특허 번호 5619506 호에 사용된 방식에서는 HDSL 동기화부에서 입력 유료부하(Payload) 클럭과 동기화부 클럭 사이의 위상 변위를 측정하여 미리 WTJ가 최악이 되는 값(즉,1/2임)이 되지 않도록 동기 클럭의 위상 자체를 변화하는 방식이다.
또한, 풀 듀플렉스 모드(Full Duplex Mode)의 경우에는 수신기의 역동기화부 클럭에서 이러한 위상 차이 값을 받아서 동기화부의 클럭 위상을 변화시키도록 하고 있으나, 이 내용은 풀 듀플렉스 모드(full duplex mode)의 양쪽의 동기화부 클럭이 서로 동기 된 상태를 가정한 것이므로 동기 된 상태가 아니면 적용할 수 없다.
한편, 풀 듀플렉스 모드(full duplex mode)가 아닌 경우에는 중계기에도 이러한 회로가 필요하게 되고, 일종의 동기전송모드(STM : Synchronous Transfer Mode) 기능을 지니도록 하고 있으나, 이러한 동기전송모드의 변조 주파수가 낮으면 실효성이 없다.
그리고, 미국 특허 번호 5680422 호에 사용된 방식에서는 HDSL 동기화부에서 동기화부 클럭과 입력 유료부하(Payload) 클럭과의 위상 변위를 측정하여 일정 주기별로 수신부에 이 값을 전송하여 수신부에서, 이 값에 의하여 역동기화부의 클럭 위상을 변화시키는 방식이지만, 이 경우에는 송신부의 위상 변위 값을 전송하기 위한 전송 채널이 필요하며, 스터프 펄스(stuff pulse)의 위치를 전송 채널로 활용하고 있으나, 이러한 방식은 전송 오류에 대한 위험이 있고 또한 송신기와 수신기에 모두 회로가 부가되어야 하므로 구성이 매우 복잡해지며, 운용 및 관리가 매우 어려운 문제점이 있었다.
최근에는, 동기화부에서 위상 차이 함수를 변조시키는 동기전송모드 방식에 대한 이론적인 분석과 함께 동기화부에 동기전송모드 방식을 사용하는 랜덤시퀀스(random sequence)에 의한 변조 방식이 최적의 변조 방식임을 보여 주었다. 이 경우, 이론적인 최대 감소 비율은 역동기화부의 PLL 대역폭 감소 비율이 달라진다.(참고문헌 : "A comprehensive analysis of stuff threshold modulation used in clock-rate adaptation schemes", by S. S. Abeysekera, IEEE Trans. on Comm., vol. 46, no. 8, August 1998, pp 1088-1096)
또한, 송신기의 필터링되지 않은(unfiltered) WTJ에 따라 실제 수신기에서의 WTJ가 결정되므로, 이러한 내용은 E1 신호를 전송하기 위해 필요한 MTIE 규격에 맞추려면 제약조건이 필요하다.
한편, 동기전송모드 자체가 의미하는 바는 시간에 따른 스터프율(stuff ratio)의 변화율을 가변시키는 것이며, 동기전송모드 효과를 얻기 위한 스터프율(stuff ratio)의 가변 범위가 미국 특허 번호 5619506 호에 사용되는 방식 또는 미국 특허 번호 5680422 호에 사용되는 방식의 적용 범위를 벗어나게 되어 함께 적용하기가 어려운 문제점이 여전히 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 매 HDSL 프레임마다 시간에 따라 가변되는 프레임끝 플래그(frame-end flag) 정보 및 스터프 펄스(stuff pulse) 정보를 얻어내고, 이러한 정보에 의하여 HDSL 프레임 수효를 누적시킨 상태에서 정상상태의 스터프율(stuff ratio)에서 벗어나는 정도를 위상 보정값으로, 시간에 따라 가변적으로 계산하여 데이터의 출력을 제어하게 되는 기준 주파수의 위상을 변화시키는 데 사용하므로써, 지터/원더(jitter/wander)를 현저하게 감소시킬 수 있는 동기식 디지털 전송 시스템의 역동기화 장치를 제공하는데 그 목적이 있다.
도 1은 일반적인 HDSL의 프레임 구조도.
도 2는 본 발명에 따른 동기식 디지털 전송 시스템의 역동기화 장치의 일실시예 구성도.
도 3은 도 2의 디코더로부터 출력되는 프레임끝 플래그와 스터프 플래그의 동작 타이밍도.
도 4는 도 2의 평균위상오차 검출부의 일실시예 구성도.
도 5는 도 2의 오차검출 제어부의 일실시예 구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
210: 클럭 추출부 220: 디코더
230: 평균위상오차 검출부 240: 오차검출 제어부
250: 기준 주파수 발생부 260: 필터
270: 저장부
이와 같은 목적을 달성하기 위한 본 발명은, 동기식 디지털 전송 시스템의 역동기화 장치에 있어서, 수신신호에서 클럭과 프레임 정보를 추출하기 위한 클럭 추출수단; 상기 프레임 동기 정보를 입력받아 프레임끝 플래그(frame-end flag)와 스터프 플래그(stuff flag)를 제공하고, 상기 클럭에 따라 상기 수신신호를 디코딩하는 디코딩수단; 상기 프레임끝 플래그와 상기 스터프 플래그를 입력받아 상기 수신신호의 평균위상오차를 검출하기 위한 평균위상오차 검출수단; 상기 프레임끝 플래그에 응답하여, 상기 스터프 플래그의 정상여부를 판단하여 판단 결과에 따라 상기 평균위상오차 검출수단의 리셋동작을 제어하는 오차검출 제어수단; 상기 평균위상오차 검출수단에 의해 검출된 평균위상오차에 맞는 기준주파수를 발생하기 위한 기준주파수 발생수단; 상기 기준주파수를 필터링하여 출력 제어 클럭을 출력하는 필터링수단; 및 상기 디코딩수단으로부터 출력된 클럭에 따라 상기 디코딩수단에 의해 디코딩된 신호를 저장하고, 상기 출력 제어 클럭에 따라 저장하고 있는 신호를 출력하는 저장수단을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 1은 일반적인 HDSL의 프레임 구조도로서, ITU-T 및 ANSI T1 규격의 관점에서 살펴본 것이다.
도 1에서, SYN은 HDSL 프레임의 동기 워드(Synchronization Word)를 나타내고, Data HOH 는 ITU-T 및 ANSI T1 규격에서의 HDSL 오버헤드(Overhead) 와 E1/DS1 신호가 서로 일정한 위치에 교직 다중 형식으로 배치된 블록(block)을 의미한다.
이러한, 블록은 모든 HDSL 프레임마다 일정하고 변하지 않는 위치를 점유한다.
또한, 동기화부의 입력 데이터인 E1 신호 또는 DS1 신호와 동기화부 클럭의 위상차이를 보상하기 위하여 펄스 스터핑(pulse stuffing)을 하는 구조로써, 스터프(stuff)가 없는 프레임의 경우 6 - △ms, 스터프 펄스(Stuff pulse)를 삽입시킨 프레임의 경우는 6 + △ms 가 되도록 하고, 정상 상태에서는 스터프율(stuff ratio)이 1/2이 되도록 규정한다.
따라서, 동기화부의 입력 데이터인 E1 신호 또는 DS1 신호와 동기화부 클럭의 위상차이가 없는 정상상태(normal operation)의 대표적인 경우는, 도 1의 (A)에서와 같이 HDSL 프레임이 스터프 펄스(stuff pulse)가 없는 경우와 스터프(stuff)가 있는 경우로 교대로 발생하고, 따라서 스터프율(stuff ratio)은 1/2이 된다.
이와 같은 경우가 지속되다가 E1 신호의 위상이 동기화부 클럭의 위상보다 빠른 경우, 그 위상 차이가 2 △ms에 해당한 만큼 누적된 경우에는, 도 1의 (B)에서와 같이 스터프 펄스(stuff pulse)가 포함되지 않은 HDSL 프레임을 전송하게 된다(즉, 네거티브 스터핑(negative stuffing)을 전송하는 것임).
한편, 상기한 바와 반대의 경우에는 도 1의 (C)에서와 같이 스터프 펄스(stuff pulse)가 포함된 HDSL 프레임을 전송하므로써, 누적된 위상 차이를 2 △ms 만큼 해소하게 된다(즉, 파지티브 스터핑(positive stuffing)이 되는것임).
이러한, HDSL 프레임 전송 방식은 E1 신호 및 DS1 신호 모두 공통되는 사항이며, 단일 페어(single pair)방식, 이중 또는 삼중 페어(two or three pair) 방식 모두 프레임 자체는 동일한 구조이다.
따라서, 다음부터는 본 발명의 방식과 원리를 구현하는 대상이 되는 HDSL 전송 시스템의 사례로써 입력 데이터 신호가 E1 신호이고, 2B1Q 코딩방식을 채택한 시스템 중에서 3 페어(pair) 시스템의 경우를 사례로 들어 발명의 구성과 작용을 설명하고자 한다.
그리고, 상기 2B1Q코딩 방식 대신에 캡(CAP)-HDSL방식의 경우는 정상상태에서 "SYN + Data HOH + △ms"를 전송하다가 위상 차이의 누적에 따라 +/- △ms 만큼 펄스 스터핑(pulse stuffing)을 하므로 정상상태에서 삽입되는 △ms를 고정 스터프(fixed stuff)로 간주하면 정상상태에서는 스터프율(stuff ratio)이 '0'이며, 따라서 스터프(stuff) 발생순간의 위상 변위가 +/- △ms 만큼 발생한다는 차이점을 제외하면 위의 경우와 동일하다.
본 발명은, 기본적으로 기존의 디지탈 통신 및 이미 구현된 신호 처리 회로 팩들을 응용하여 디지탈 신호 처리 기술을 구현하는 것이므로, 본 발명에서 예시하는 블록 들은 동작 원리와 개념을 이해할 수 있는 관련 기술을 가진 경우 충분히구현이 가능하다.
따라서, 블록의 각 구성에 대한 회로 수준의 상세 도면 보다는 기능 위주의 그룹핑(grouping)에 의한 블록의 동작 원리와 동작에 대하여 기술하는 것이 보다 이해가 용이하므로 각 도면의 블록도는 그러한 방식으로 기술하였다.
도 2는 본 발명에 따른 동기식 디지털 전송 시스템의 역동기화 장치의 일실시예 구성도이다.
도 2에 도시된 바와 같이, 본 발명의 동기식 디지털 전송 시스템의 역동기화 장치는, 수신신호에서 클럭과 프레임 정보를 추출하기 위한 클럭 추출부(210)와, 클럭 추출부(210)에 의해 추출된 프레임 동기 정보를 입력받아 프레임끝 플래그(frame-end flag)와 스터프 플래그(stuff flag)를 제공하고, 클럭 추출부(210)에 추출된 클럭에 따라 수신신호를 디코딩하는 디코더(220)와, 디코더(220)로부터 프레임끝 플래그와 스터프 플래그를 입력받아 수신신호의 평균위상오차를 검출하기 위한 평균위상오차 검출부(230)와, 디코더(220)로부터 전달된 프레임끝 플래그에 응답하여, 디코더(220)로부터 전달된 스터프 플래그의 정상여부를 판단하여 판단 결과에 따라 평균위상오차 검출부(230)의 리셋동작을 제어하는 오차검출 제어부(240)와, 평균위상오차 검출부(240)에 의해 검출된 평균위상오차에 맞는 기준 주파수를 발생하기 위한 기준주파수 발생부(250)와, 기준주파수 발생부(250)로부터 발생된 기준주파수를 필터링하여 출력 제어 클럭을 출력하는 필터(260)와, 디코더(220)로부터 출력된 클럭에 따라 디코더(220)에 의해 디코딩된 데이터를 저장하고, 필터(260)로부터 전달된 출력 제어 클럭에 따라 저장하고 있는데이터를 출력하는 저장부(270)를 구비한다.
기준주파수 발생부(250)는 위상동기루프로서, 디코더(220)로부터 출력된 클럭과 필터(260)로부터 출력된 출력 제어 클럭의 위상을 비교하기 위한 위상 비교기(251)와, 위상 비교기(251)의 출력신호를 필터링하는 필터(252)와, 필터(252)의 출력신호를 입력받아 기준 주파수를 발생하는 기준주파수 발진기(253)로 이루어진다.
한편, 이 기준 주파수 발생부(250)는 공지된 기술이다.
그리고, 저장부(270)는 탄성 버퍼이다.
상기한 바와 같은 구조를 갖는 본 발명의 역동기화 장치의 동작에 대하여 상세하게 설명하면 다음과 같다.
수신신호는 본 발명의 역동기화 장치에 입력되는 신호로써, 도 1에서 전술한 HDSL 프레임이다.
클럭 추출부(210)는 수신신호의 클럭(clock)과 프레임 정보(frame sync)를 추출하는 역할을 한다.
디코더(220)는 클럭 추출부(210)로부터 전달되는 클럭과 프레임 동기 정보를 받아서, 수신신호로부터 갭 데이터(gapped data) 및 갭 클럭(gapped clock)을 추출하여 탄성버퍼인 저장부(270)에 보내고, 또한 디코더(220)는 평균위상오차 검출부(230)에 필요한 프레임끝 플래그(frame-end flag)와 스터프 플래그(stuff flag)를 생성한다.
또한, 저장부(270)는 디코더(220)로부터 입력되는 갭 데이터(gapped data)를디코더(220)로부터 전달되는 갭 클럭(gapped clock)에 의해 저장하고, 필터(260)로부터 전달되는 출력 제어 클럭에 따라 저장하고 있는 데이터를 출력한다.
위상 비교기(251)는 갭 클럭(gapped clock)의 위상과 출력 제어 클럭의 위상을 비교하여 그 차이 값을 필터(252)에 입력시키면, 필터(252)는 그 출력을 기준주파수 발진기(253)에 전달하고, 기주주파수 발진기(253)는 필터(252)의 출력신호에 따라 발진하는 기준 주파수의 위상을 변화시킨다.
필터(260)는 기준주파수 발진기(253)로부터 발진된 기준주파수를 필터링하여 고주파 성분을 제거하여 출력 제어 클럭(smoothed clock)을 저장부(270)로 출력한다.
도 3은 도 2의 디코더로부터 출력되는 프레임끝 플래그와 스터프 플래그의 동작 타이밍도이다.
도 3에 도시된 바와 같이, (A)는 수신신호의 내용인 HDSL 프레임이 프레임(frame)1, 프레임2, ··· 로 차례로 디코더(220)로 전달되는 동작 타이밍, (B)는 클럭 추출부(210)에 의해 추출된 프레임 동기 정보를 나타내는 파형의 동작 타이밍, (C)는 디코더(220) 내부에서 생성하는 Data HOH 플래그 신호의 동작 타이밍이다.
여기서, 각 HDSL 프레임의 DataHOH가 있는 구간만 논리레벨(logical level) "1"이 되고, 나머지 구간은 논리레벨(logic level) "0"으로 변하는 것을 나타낸 것이다. 마찬가지로, 스터프 플래그(stuff flag)의 파형도 같은 논리에 의하여 HDSL 프레임중에서 실제 스터프가 있는 구간만 논리레벨 "1"이 되고 나머지 구간은 논리레벨 "0"으로 변하는 것을 나타낸 것이다.
따라서, 프레임끝 플래그(frame-end flag)는 Data HOH 플래그가 논리레벨 "1"에서 논리레벨 "0"으로 변화하는 시점에서 생성이 가능하다.
여기에서, 프레임끝 플래그(frame-end flag)의 펄스 발생 지연 시간인 δ와 펄스 폭 w는 δ와 w를 합한 스터프 플래그(stuff flag)의 펄스 폭보다 작은 크기인 조건이라면, 평균위상오차 검출부(230)의 논리회로를 구현하는데 충분한 정도의 크기인 경우에는 본 발명의 원리와 동작에는 영향을 미치지 않는다. 이와 같은 회로는 통상적인 디지탈 회로 설계 능력을 지닌 경우 충분히 구현 가능하다.
도 4는 도 2의 평균위상오차 검출부의 일실시예 구성도이다.
도 4에 도시된 바와 같이, 도 2의 평균위상오차 검출부는, 오차검출 제어부(230)에 의해 리셋 동작이 제어되며, 디코더(220)로부터 전달된 프레임끝 플래그에 따라 디코더(220)로부터 전달되는 스터프 플래그를 카운팅하기 위한 카운터(231)와, 카운터(231)에 의해 카운팅된 신호를 스켈링(scaling)하여 수신신호의 평균위상오차를 검출하여 검출한 평균위상오차를 출력하는 평균위상오차 출력부(232)를 구비한다.
상기한 바와 같은 구조를 갖는 도 2의 평균위상오차 검출부의 동작에 대하여 상세하게 설명하면 다음과 같다.
평균위상오차 검출부(230)는 연속되는 프레임을 매 HDSL 프레임마다 미리 설정된(predetermined period) 주기별 위상 변화율의 평균값을 생성한다.
카운터(231)는 시스템의 동작 초기화 과정에 의하여 초기화(reset)되거나 또는 오차검출 제어부(240)로부터 전달되는 스터프 플래그가 비정상 신호(abnormal signal)임을 나타내는 리셋신호에 의하여 초기화된다.
또한, 카운터(231)는 디코더(220)가 출력하는 매 프래임끝 플래그(frame-end flag) 펄스가 생성될 때 마다 스터프 플래그(stuff flag)의 값이 논리레벨 "1"일 경우, 이전의 값보다 "1"만큼 증가하고, 논리레벨 "0"일 경우 이전의 값보다 "1"만큼 감소하여 그 값(arithmetic value)을 스켈링(scaling)하여 스켈링한 평균위상오차를 기준 주파수 발생부(250)에 전달한다.
평균위상오차 출력부(232)는 카운터(231)의 카운팅값을 입력받아서 평균위상오차로 변환시켜 기준주파수 발생부(250)로 전달하여 기준 주파수 발생부(250)로부터 발생되는 기준 주파수의 위상을 변환시키게 된다.
따라서, 이러한 값은 특정 HDSL 프레임 주기동안 일정하게 유지되고, 매 HDSL 프레임 주기마다 그 값이 변화할 수 있게 된다.
도 5는 도 2의 오차검출 제어부의 일실시예 구성도이다.
도 5에 도시된 바와 같이, 도 2의 오차검출 제어부는, 디코더(220)로부터 전달되는 프레임끝 플래그에 따라, 디코더(220)로부터 전달되는 스터프 플래그를 쉬프팅하기 위한 쉬프터(241)와, 쉬프터(241)의 출력신호들을 배타적부정논리합하기 위한 배타적논리합게이트(242)와, 디코더(220)로부터 전달되는 프레임끝 플래그에 따라, 소정의 기준값과 배타적부정논리합게이트(243)의 출력신호를 입력받아 평균위상오차 검출부(230)의 리셋을 제어하기 위한 리셋신호를 출력하는 리셋신호 출력부(243)로 이루어진다.
리셋신호 출력부(243)는 디코더(220)로부터 전달되는 프레임끝 플래그에 따라, 입력되는 신호를 다운카운팅하기 위한 다운 카운터이다.
이와 같은 구조를 갖는 도 2의 오차검출 제어부의 동작에 대하여 상세하게 설명하면 다음과 같다.
오차검출 제어부(240)는 동기화부의 비정상적인 동작 또는 HDSL 송수신기(transceiver) 사이의 전송 경로상의 전송 오류로 인하여 스터프 펄스(stuff pulse)가 삽입된 프레임, 또는 스터프 펄스(stuff pulse)가 제거된 프레임이 연속으로 수신되는 경우에 미리 설정된 횟수가 넘어서면 비정상신호(abnormal signal)인 리셋신호를 출력시키는 기능이다.
이러한, 오차검출 제어부(240)의 동작의 원리면에서는 쉬프터(241)를 이용하여 연속되는 두 개의 스터프 플래그(stuff flag) 상태 천이에 대한 여부를 미리 설정된 기준값(predetermined value)의 주기동안 계속 감시하고, 이러한 상태가 기준값 기간이내에 상태천이가 발생되면 자동으로 다시 시작되며, 기준값 기간동안 상태 천이가 발생하지 않을 경우 비정상 상태로 판정하는 구조이다.
이렇게, 리셋신호에 의하여 평균위상오차 검출부(230)를 초기화하여 비정상 상태가 되는 것을 방지하고, 또한 외부에 이를 알리므로써 HDSL 시스템에서 이 운용관리의 용도로 사용할 수 있도록 하는 기능이다.
쉬프터(241)는 연속되는 두 개의 스터프 플래그를 쉬프팅하는 것으로서, 프레임끝 플래그(frame-end flag)에 의하여 매 HDSL 프레임마다 갱신(update)된다.
배타적부정논리합게이트(242)는 연속되는 두개의 스터프 플래그가 다른 부호이면 상기 다운 카운터로 하여금 기준값을 로딩(loading)시키도록 프리셋(preset) 신호를 인가한다.
따라서, 상기 다운 카운터는 배타적부정논리합게이트(242)의 프레셋신호가 인가되지 않는 동안에는 프레임끝 플래그 펄스마다 하나씩 감소시키며, 그 값이 '0'이 되면 리셋신호를 출력시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명은, 매 HDSL 프레임마다 시간에 따라 디코더를 통해 프레임끝 플래그 정보 및 스터프 펄스 정보를 얻어내고, 이러한 정보를 이용하여 수신신호의 평균위상오차를 검출한 후 검출한 평균위상오차에 맞추어 기준 주파수 발생부로부터 발생되는 기준 주파수의 위상을 변환시켜 저장부에 저장된 데이터의 출력을 제어하므로써, 임의의 동기전송모드 방식이 적용되어도 적응(adaptation)이 가능하므로 서로 다른 방식의 시스템간 호환성의 보장할 수 있으며, 이에 따라 운용 및 관리가 용이하고, 특히 스터프 펄스의 연속 삽입 및 연속 삭제를 감시하므로써, HDSL 프레임 전송 경로 사이의 비정상 상태를 감지할 수 있는 효과가 있다.
Claims (4)
- 동기식 디지털 전송 시스템의 역동기화 장치에 있어서,수신신호에서 클럭과 프레임 정보를 추출하기 위한 클럭 추출수단;상기 프레임 동기 정보를 입력받아 프레임끝 플래그(frame-end flag)와 스터프 플래그(stuff flag)를 제공하고, 상기 클럭에 따라 상기 수신신호를 디코딩하는 디코딩수단;상기 프레임끝 플래그와 상기 스터프 플래그를 입력받아 상기 수신신호의 평균위상오차를 검출하기 위한 평균위상오차 검출수단;상기 프레임끝 플래그에 응답하여, 상기 스터프 플래그의 정상여부를 판단하여 판단 결과에 따라 상기 평균위상오차 검출수단의 리셋동작을 제어하는 오차검출 제어수단;상기 평균위상오차 검출수단에 의해 검출된 평균위상오차에 맞는 기준주파수를 발생하기 위한 기준주파수 발생수단;상기 기준주파수를 필터링하여 출력 제어 클럭을 출력하는 필터링수단; 및상기 디코딩수단으로부터 출력된 클럭에 따라 상기 디코딩수단에 의해 디코딩된 신호를 저장하고, 상기 출력 제어 클럭에 따라 저장하고 있는 신호를 출력하는 저장수단을 포함하여 이루어진 동기식 디지털 전송 시스템의 역동기화 장치.
- 제 1 항에 있어서,상기 평균위상오차 검출수단은,상기 오차검출 제어수단에 의해 리셋 동작이 제어되며, 상기 프레임끝 플래그에 따라 상기 스터프 플래그를 카운팅하기 위한 카운팅수단; 및상기 카운팅수단에 의해 카운팅된 신호를 스켈링(scaling)하여 상기 수신신호의 평균위상오차를 검출하여 검출한 평균위상오차를 출력하는 평균위상오차 출력수단을 포함하여 이루어진 동기식 디지털 전송 시스템의 역동기화 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 오차검출 제어수단은,상기 프레임끝 플래그에 따라, 상기 스터프 플래그를 쉬프팅하기 위한 쉬프팅수단;상기 쉬프팅수단의 출력신호들을 배타적부정논리합하기 위한 배타적부정논리합 연산수단; 및상기 프레임끝 플래그에 따라, 소정의 기준값과 상기 배타적부정논리합 연산수단의 출력신호를 입력받아 상기 평균위상오차 검출수단의 리셋을 제어하기 위한 리셋신호를 출력하는 리셋신호 출력수단을 포함하여 이루어진 동기식 디지털 전송 시스템의 역동기화 장치.
- 제 3 항에 있어서,상기 리셋신호 출력수단은,상기 프레임끝 플래그에 따라, 입력되는 신호를 다운카운팅하기 위한 다운 카운팅수단을 포함하여 이루어진 동기식 디지털 전송 시스템의 역동기화 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990039896A KR100340050B1 (ko) | 1999-09-16 | 1999-09-16 | 동기식 디지털 전송 시스템의 역동기화 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990039896A KR100340050B1 (ko) | 1999-09-16 | 1999-09-16 | 동기식 디지털 전송 시스템의 역동기화 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010027915A KR20010027915A (ko) | 2001-04-06 |
| KR100340050B1 true KR100340050B1 (ko) | 2002-06-12 |
Family
ID=19611890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990039896A KR100340050B1 (ko) | 1999-09-16 | 1999-09-16 | 동기식 디지털 전송 시스템의 역동기화 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100340050B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468569B1 (ko) * | 2000-06-23 | 2005-01-31 | 엘지전자 주식회사 | 프레임 동기의 스터프 앤 딜리트 장치 및 방법 |
| KR100365728B1 (ko) * | 2000-12-20 | 2002-12-27 | 한국전자통신연구원 | 지터/원더를 감소시키기 위한 역동기식 데이터 전송 장치및 그 방법 |
| KR100690324B1 (ko) * | 2005-08-10 | 2007-03-09 | (주) 기산텔레콤 | 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4847875A (en) * | 1987-02-26 | 1989-07-11 | American Telephone And Telegraph Company | Timing circuit including jitter compensation |
| KR920013976A (ko) * | 1990-12-15 | 1992-07-30 | 경상현 | 동기식 다중장치의 대기시간지터 감소회로 |
| US5249204A (en) * | 1991-08-12 | 1993-09-28 | Motorola, Inc. | Circuit and method for phase error correction in a digital receiver |
| US5550877A (en) * | 1993-08-27 | 1996-08-27 | Vlsi Technology, Inc. | Method and apparatus for attenuating jitter in a digital transmission line |
| US5835543A (en) * | 1995-05-31 | 1998-11-10 | Dsc Communications Corporation | Digital desynchronizer |
-
1999
- 1999-09-16 KR KR1019990039896A patent/KR100340050B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4847875A (en) * | 1987-02-26 | 1989-07-11 | American Telephone And Telegraph Company | Timing circuit including jitter compensation |
| KR920013976A (ko) * | 1990-12-15 | 1992-07-30 | 경상현 | 동기식 다중장치의 대기시간지터 감소회로 |
| US5249204A (en) * | 1991-08-12 | 1993-09-28 | Motorola, Inc. | Circuit and method for phase error correction in a digital receiver |
| US5550877A (en) * | 1993-08-27 | 1996-08-27 | Vlsi Technology, Inc. | Method and apparatus for attenuating jitter in a digital transmission line |
| US5835543A (en) * | 1995-05-31 | 1998-11-10 | Dsc Communications Corporation | Digital desynchronizer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010027915A (ko) | 2001-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0473338B1 (en) | Bit synchronization with elastic memory | |
| US6937568B1 (en) | Adaptive rate shaping to prevent overflow | |
| JP3305320B2 (ja) | 同期解除装置 | |
| KR19990022276A (ko) | 디지탈 비동기화기 | |
| Bellamy | Digital network synchronization | |
| US5619506A (en) | Method and apparatus for reducing waiting time jitter in pulse stuffing synchronized digital communications | |
| CA2472691C (en) | Digital processing of sonet pointers | |
| JP3398593B2 (ja) | ペイロード相対位置変更要求装置及びそれを含む伝送装置 | |
| KR100340050B1 (ko) | 동기식 디지털 전송 시스템의 역동기화 장치 | |
| KR100365728B1 (ko) | 지터/원더를 감소시키기 위한 역동기식 데이터 전송 장치및 그 방법 | |
| JP4183535B2 (ja) | フレーム信号の速度変換処理を行なう光信号伝送装置 | |
| JP3569007B2 (ja) | ポインタ調整イベント漏れ制御方法および装置 | |
| US7372862B2 (en) | Rate adaption within a TDM switch using bit stuffing | |
| US20030235215A1 (en) | Apparatus and method for aggregation and transportation for plesiosynchronous framing oriented data formats | |
| KR0145178B1 (ko) | 독립동기형 구내정보 통신망 및 그것에 사용되는 노드장치 | |
| KR100280203B1 (ko) | 비트 리킹 장치 | |
| WO1993016535A1 (en) | Pointer jitter suppression in a desynchronizer | |
| JP2952935B2 (ja) | 非同期データ伝送システム | |
| JP2005175614A (ja) | フレーム同期装置および光送受信器 | |
| KR930007133B1 (ko) | 동기식 다중장치의 대기시간지터 감소회로 | |
| JPH09247118A (ja) | ジッタ抑圧回路 | |
| Antry et al. | Minimization of the accumulated phase change at the input of SDH/SONET desynchronizers | |
| KR100252501B1 (ko) | 동기식 다중화장치에서 | |
| JP3439428B2 (ja) | Ｓｄｈ伝送装置 | |
| KR20020006243A (ko) | 비트 리킹 방식의 지터 제어 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080428 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |