KR100468569B1 - 프레임 동기의 스터프 앤 딜리트 장치 및 방법 - Google Patents

Abstract

본 발명은 고속통신용 전송장비의 프레임 동기에서, 미세한 클럭 편차에 의한 비트 오차를 보정하는 장치 및 그 방법에 관한 것으로, 특히, 프레임 단위로 동기신호를 검출하는 방법의 스터프 앤 딜리트 방식에 있어서, 오버헤드를 줄이면서도, 다수결에 의하여 비트 단위 오차를 보정할 수 있는 것에 관한 것이며, HDSL 프레임 데이터로부터 프레임 동기신호가 수록된 오버헤드 블록을 검출하는 헤더 검출부와, 헤더 검출부로부터 인가되는 오버헤드 블록의 신호를 처리하여 프레임 동기 신호를 검출하는 동기 검출부와, HDSL 프레임 데이터로부터 스터프 및 딜리트 비트들을 검출하는 버퍼부와, 동기 검출부로부터 동기 되었다는 신호를 인가 받으면, 오버헤드 블록의 스터프 및 딜리트 비트의 위치를 계수하고, 버퍼부에 해당 제어신호를 출력하므로써 검출하도록 하는 계수부와, 버퍼부로부터 인가되는 스터프 및 딜리트 비트의 신호를 분석하고 다수결 처리에 의하여 모드를 확정하고, 모드에 해당하는 홀드 신호를 카운터에 출력하는 모드 결정부로 이루어지는 특징 등에 의하여, 신속하게 스터핑 모드를 확인할 수 있고, 다수결에 의한 모드 결정을 하므로, 랜덤 오류에도 강한 효과 및 프레임 단위로 데이터를 전송하는 모든 프로토콜에 적용할 수 있는 공업적 또는 산업적 이용효과가 있다.

Description

프레임 동기의 스터프 앤 딜리트 장치 및 방법{A METHOD AND A DEVICE OF STUFF AND DELETE FOR FRAME SYNCHRONIZATION}

본 발명은 고속통신용 전송장비의 프레임 동기에서, 미세한 클럭 편차에 의한 비트 오차를 보정하는 장치 및 그 방법에 관한 것으로, 특히, 프레임(Frame) 단위로 동기신호를 검출하는 방법의 스터프 앤 딜리트(Stuff and Delete) 방식에 있어서, 오버헤드(Over-head)를 줄이면서도, 다수결(Decision by majority)에 의하여 비트 단위 오차를 보정할 수 있는 것에 관한 것이다.

디지털 방식의 통신에 있어서, 고속으로 전송되는 데이터는, 일정한 표준 또는 프로토콜(Protocol)에 의하여 프레임(Frame) 단위로 분할되어 전송되고, 상기와 같은 프레임은, 관리를 위한 오버헤드 데이터 블록과 전송을 위한 데이터가 수록되는 것으로써, 페이로드(Pay Load)라고 하는 DSI 데이터 블록으로 분류된다.

상기와 같이 전송되는 프레임의 동기를 위한 것으로써, 워드(Word) 단위의 동기신호, 즉, 프레임 워드에 의하여 프레임 단위로 동기 시키는 것과, PLL 등을 이용하여 클럭(Clock) 단위로 동기 시키는 것이 있다.

상기의 오버헤드(Over-head) 데이터 블록은. 채널 상태, 프로토콜의 종류, CRC(Cyclic Redundancy Check) 신호, EOC 등과 같은 관리용 정보 및 데이터의 시작점을 나타내는 동기용 신호 등이 수록된다.

프레임 단위로 전송되는 데이터의 비트(Bit) 숫자가 많을 경우, 각 비트 단위 클럭 주기(Duty Cycle)의 미세한 편차(Drift)에 의하여, 프레임 단위의 최종 비트에서, 비트 단위로 빠르거나 늦게되는 오차 또는 편차가 발생하게 된다.

고속 데이터 전송방식 중에 하나인 HDSL(High bit-rate Digital Subscriber Line) 방식 프로토콜에서, 2.048 Mbps급인 E1 프레임이 총 7008 비트(Bit) 이고, 1.54 Mbps급인 T1 프레임이 총 4704 비트(Bit)로 구성되며, 상기 E1 HDSL 프레임의 7006 비트에서, 각 비트의 클럭 주기(Duty Cycle)에 무시할 정도의 미세한 편차가 있을 경우, 7006 비트가 전송된 후에는 미세한 편차가 더해져서, 비트(Bit) 단위의 편차로 표시되므로, 강제 보정할 필요가 있다.

이하 첨부된 도면을 참조하여, 종래 기술에 의한 프레임 동기의 스터프 앤 딜리트 방법을 설명한다.

종래 기술을 설명하기 위하여 첨부된, 도1 은 일반적인 E1급 HDSL 프로토콜에 의한 프레임의 구조도 이고, 도2 는 HDSL 프로토콜의 동기용 프레임 워드 비트 구성도 이며, 도3 은 HDSL 프로토콜의 오버헤드 비트에 의한 스터프 비트 및 딜리트 비트 조합에 의한 모드 상태도 이다.

상기의 첨부된 도1을 참조하면, HDSL 프로토콜에 의한 E1 급 프레임은, 오버헤드 데이터 블록으로서, F1 내지 F5 블록이 있고, 전송데이터 블록 또는 DSI 데이터 블록으로서, B1 내지 B48 블록이 있다.

상기 F1 오버헤드 데이터 블록은, 총 16 비트이고, 처음의 14 비트는, 프레임을 동기 시키는 것으로써, 도2 에 도시된 것과 같은 순서의 비트가 고정적으로수록되는 것이며, 동기 워드(Synchronous Word) 또는 프레임 정렬 워드(FAW: Frame Alignment Word)이고, 나머지 2 내지 4 비트는 관리용 비트이다.

상기 F2 내지 F4 오버헤드 데이터 블록은, 각각 총 10 비트이고, 처음의 6 비트는 CRC용, EOC(Embedded Operation CH), S/W 버전 또는 장치의 상태 등의 확인을 위한 관리용 비트이고, 다음의 2 비트는 사용자 정의에 의하여 사용되는 것이며, 마지막 2 비트가 E1 HDSL 프레임 단위의 7008 비트에서, 각 비트 주기(Duty Cycle)의 미세한 편차에 의한 최종적인 비트 오차를, 강제 정정하도록 하는 스터프(SI: Stuff) 비트 및 딜리트(DI: Delete) 비트이다.

상기 F5 오버헤드 데이터 블록은, 2 비트 또는 4 비트로써, 첨부된 도3 에 도시된 것과 같이, 상기의 스터프 비트(SI) 및 딜리트 비트(DI)의 조합에 의하여, 강제 보정되는 영역의 스터프 비트 페어(SBP) 이다.

상기의 B1 내지 B48 블록은 전송되는 데이터가 실리는 블록으로서, 페이로드 블록(Payload Block)이라고 하며, 1 비트의 Z1 블록은 데이터의 자체적인 오버헤드용으로 사용되고, 8 비트(Bit) 또는 1 바이트(Byte) 단위로 루프(Loop)A 블록과 루프(Loop)B 블록에 각각 18개의 블록이 할당되어 데이터가 실장 되어 총 145 비트로 이루어진다.

이하 상기와 같은 E1 HDSL 프로토콜에 의한 프레임 단위의 데이터가 전송되는 경우, 프레임 동기에 의한 비트 오차를 정정하는, 스터프 앤 딜리트 방법을, 상기 첨부된 도면을 참조하여 상세히 설명한다.

상기 E1 HDSL 프로토콜에 의하여, 프레임 단위로 전송되는 데이터는, 상기 F1 블록의 초기 14 비트를 이용하여 프레임 동기를 한다.

상기 F1 블록의 신호는, 도2 에 도시된 것과 같은 배열 또는 순서의 비트가 고정적으로 수록 또는 기재된다.

HDSL 프로토콜에 의한 신호를 수신하는 쪽에서는. 상기 F1의 초기 14 비트가 도2의 루프A 블록 또는 루프B 블록과 같은 데이터 인지 아닌지를 확인하고, 상기 도2 와 같은 배열의 데이터가 입력되었을 경우에, 동기(Synchronous) 되었음을 확인하므로써, B1 내지 B12 블록의 패드1(PD1) 데이터를 읽어 수신한다.

다음의 F2 오버헤드 블록을 읽고, CRC 검사를 하며, SI 및 DI 비트를 읽으므로서, 도3 에 도시된 것과 같이, E1 프레임 단위로 전송되는 데이터가, 7008 비트의 정상모드(Normal Mode), 7006 비트의 딜리트 모드(Delete Mode) 또는 7010 비트의 스터프 모드(Stuff Mode)로 구분한다.

다음의 B13 내지 B24 블록의 패드2(PD2)를 읽으므로서, 전송되는 데이터를 수신한다.

다음의 F3 오버헤드 블록을 읽어, 데이터가 전송되는 채널의 상태를 확인하고(EOC), SI 및 DI 비트를 읽으므로서, 상기의 F2 오버헤드 블록과 동일한 내용의, 정상모드(Normal Mode), 딜리트 모드(Delete Mode) 또는 스터프 모드(Stuff Mode)를 확인한다.

다음의 B25 내지 B36 블록의 패드3(PD3)을 읽으므로서, 전송되는 데이터를 수신하고, F4 오버헤드 블록을 읽어, 데이터가 전송되는 채널의 상태 확인(EOC) 및 SI 및 DI 비트를 읽으므로서, 상기의 F2 및 F3 오버헤드 블록과 동일한 내용의, 정상모드(Normal Mode), 딜리트 모드(Delete Mode) 또는 스터프 모드(Stuff Mode)를확인하며, B37 내지 B48 블록의 패드4(PD4)를 읽어 데이터를 수신한다.

상기 F2, F3, F4 오버헤드 블록의 SI 및 DI 비트를 통하여, 프레임 단위로 전송되는 데이터가 정상, 딜리트 또는 스터프 모드 상태로 전송되는지를 3번 확인하고, 2번 이상 동일한 결과이면, 즉, 다수결(Decision by majority)에 의하여 확인 하므로써, E1 프레임 단위 데이터의 동기를 정확하게 확인하게 된다.

상기의 다수결(Decision by majority)에 의하여 확인된 모드가, 정상 모드(Normal Mode) 이면, 상기 F5 오버헤드 블록에 2 비트(Bit)가 할당되고, 딜리트 모드(Delete Mode) 이면, 상기 F5 오버헤드 블록에 비트가 전혀 할당되지 않으며, 스터프 모드(Stuff Mode) 이면, 상기 F5 오버헤드 블록에 4 비트(Bit)가 할당된다.

따라서, 다음 순서로 수신되는 E1 HDSL 프레임의 F1 오버헤드 블록을 정확하게 읽게 되어 프레임 동기를 맞추게 되고, PD1, PD2, PD3, PD4 의 데이터를 수신함과 동시에 F2, F3, F4 오버헤드 블록의 SI 및 DI 비트를 읽어 다수결에 의한, 그 다음 E1 HDSL 프레임의 프레임 동기를 정확하게 하는 것이다.

그러나, 상기와 같은 종래 기술은, 다수결에 의하여 비트 단위로 보정할 모드(Mode)를 정확하게 하는 장점은 있으나, F2, F3, F4 오버헤드 블록에 있는 SI 및 DI 비트가, 총 6개로서, 리던던시(Redundancy)의 부가 비트가 많은 단점이 있다.

상기와 같은 종래 기술의 문제를 개선한 다른 방법은, 상기의 6개 리던던시 부가 비트를, 모드(Mode) 확인용으로 사용하지 않고, 좀더 유용한 용도로 사용하면서, F1 오버헤드 블록의 FAW 비트를 이용하여 전송되는 E1 HDSL 프레임 데이터가정상 모드, 딜리트 모드 또는 스터프 모드 상태로 인가되는지를 확인하게 된다.

상기와 같이 개선된 종래 기술은, 리던던시 오버헤드 문제는 해결하였으나, F1 오버헤드의 FAW 비트를 모두 읽은 후에, 해당 프레임의 모드(Mode)를 확인할 수 있는 문제가 있고, 또한, 상기 FAW 비트 중에서, 하나의 비트라도 오류(Error)가 발생하는 경우, 프레임 동기를 할 수 없으므로, 해당 E1 HDSL 프레임의 데이터를 유실하게 되는 문제가 있다.

본 발명은, HDSL 프로토콜에 의한 프레임 동기 신호인 FAW 비트를 이용하여, 다수결에 의한 정상 모드, 스터프 모드, 딜리트 모드를 확인하는 것으로써, 랜덤 에러에 강한 스터프 앤 딜리트 장치 및 방법을 제공하는 것이 그 목적이다.

상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 인가되는 HDSL 프레임 데이터로부터 프레임 동기신호가 수록된 오버헤드 블록을 검출하는 헤더 검출부와, 상기 헤더 검출부로부터 인가되는 오버헤드 블록의 신호를 처리하여 프레임 동기 신호를 검출하는 동기 검출부와, 인가되는 HDSL 프레임 데이터로부터 스터프 및 딜리트 비트들을 검출하는 버퍼부와, 상기 동기 검출부로부터 동기 되었다는 신호를 인가 받으면, 오버헤드 블록의 스터프 및 딜리트 비트의 위치를 계수하고, 상기 버퍼부에 해당 제어신호를 출력하므로써 검출하도록 하는 계수부와, 상기 버퍼부로부터 인가되는 스터프 및 딜리트 비트의 신호를 분석하고 다수결 처리에 의하여 모드를 확정하고, 모드에 해당하는 홀드 신호를 상기 계수부에 출력하는 모드 결정부로 이루어지는 특징이 있다.

또한, 본 발명은, 처음 시작하기 위하여 계수부의 값을 초기화하는 제1 단계와, 인가되는 HDSL 프레임 데이터로부터 프레임 동기신호가 수록된 오버헤드 블록을 검출하는 제2 단계와, 오버헤드 블록의 해당 데이터를 분석하여 프레임 동기신호를 확인하는 제3 단계와, 상기 제3 단계의 확인결과, 프레임 동기신호이면, 동기 검출 알고리즘에 의하여 동기 상태를 결정하는 제4 단계와, 상기 제4 단계에서 결정된 상태를 확인하여 동기상태 또는 비동기상태를 판단하는 제5 단계와, 상기 제5 단계에서 판단 결과, 비동기상태이면, 현재의 카운터 값을 적용하고 상기 제2 단계로 궤환하는 제6 단계와, 상기 제3 단계에서 프레임 동기신호가 아니거나 또는 제5 단계에서 동기상태이면, 카운터의 계수 값이 첫 번째 모드 결정 비트 위치 값보다 크고 동시에 마지막 모드 결정 비트 위치 값보다 작은지를 판단하는 제7 단계와, 상기 제7 단계에서, 카운터의 계수 값이 첫 번째 모드 결정 비트 위치 값보다 크고 동시에 마지막 모드 결정 비트 위치 값보다 작은 것으로 판단되면, 버퍼부가 동작하여 해당 비트의 데이터를 읽는 제8 단계와, 카운터의 값을 1 증가시켜 상향계수 하는 제9 단계와, 카운터의 계수 값이 프레임 단위의 딜리트 모드 비트 값과 같은지를 판단하여, 같지 않은 경우는 제2 단계로 궤환하고, 같은 경우는 제1 단계로 궤환하는 제10 단계로 이루어지는 특징이 있다.

도1 은 일반적인 E1급 HDSL 프로토콜에 의한 프레임의 구조도 이고,

도2 는 HDSL 프로토콜의 동기용 프레임 워드 비트 구성도 이며,

도3 은 HDSL 프로토콜의 오버헤드 비트에 의한 스터프 비트 및 딜리트 비트 조합에 의한 모드 상태도 이고,

도4 는 본 발명에 의한 프레임 동기의 스터프 앤 딜리트 장치 기능 블록도 이며,

도5 는 본 발명 기술에 의한 프레임 동기의 스터프 앤 딜리트 방법의 순서도 이고,

도6 은 본 발명 기술에 의하여 스터프 비트와 딜리트 비트를 추출하고, 추출된 비트 조합에 의한 모드 상태 도시도 이며,

도7 은 HDSL 프레임 오버헤드 블록 데이터 신호에 의한 동기 상태 도시도 이다.

** 도면의 주요 부분에 대한 부호 설명 **

10 : 헤더 검출부 20 : 동기 검출부

30 : 버퍼부 40 : 카운터

50 : 모드 결정부 60 : 비동기 상태

62,72,73,74,75,76 : 동기유지 상태 70 : 동기 상태

이하, 본 발명 기술에 의한, 프레임 동기의 스터프 앤 딜리트 장치 및 방법을 첨부된 도면을 참조하여 설명한다.

본 발명 기술의 설명을 위하여 첨부된 도면으로서, 도4 는 본 발명에 의한프레임 동기의 스터프 앤 딜리트 장치 기능 블록도 이고, 도5 는 본 발명 기술에 의한 프레임 동기의 스터프 앤 딜리트 방법의 순서도 이며, 도6 은 본 발명 기술에 의하여 스터프 비트와 딜리트 비트를 추출하고, 추출된 비트 조합에 의한 모드 상태 도시도 이고, 도7 은 HDSL 프레임 오버헤드 블록 데이터 신호에 의한 동기 상태 도시도 이다.

상기의 첨부된 도4 를 참조하면, 본 발명 기술에 의한 스터프 앤 딜리트 장치는, 에이치디에스엘(HDSL) 프로토콜(Protocol)에 의하여, 프레임(Frame) 단위로 전송되는 데이터로부터, 프레임 동기(Synchronous) 신호가 수록된, 오버헤드 블록(Overhead Block)을 검출하는 헤더(FAW: Frame Alignment Word) 검출부(10)와,

상기 헤더 검출부(10)로부터 인가되는 오버헤드 블록의 데이터 신호를 처리하여 프레임 동기(Frame Synchronous) 신호를 검출하는 동기 검출부(20)와,

인가되는 에이치디에스엘(HDSL) 프레임 데이터로부터 스터프(Stuff) 및 딜리트(Delete) 비트(Bit) 들을 검출하고 저장하는 버퍼부와(30),

상기 동기 검출부(20)로부터 동기(Synchronous) 되었다는 신호를 인가 받으면, 오버헤드 블록(Overhead Block)의 스터프 비트와 딜리트 비트의 위치를 계수하고, 상기 버퍼부(30)에 계수된 비트의 위치에 해당하는 제어신호를 출력하므로써, 스터프 비트와 딜리트 비트 신호를 검출하도록 하는 카운터(40)와,

상기 버퍼부(30)로부터 검출되고 인가되는 스터프 및 딜리트 비트의 신호를 분석하고, 다수결(Decision by majority) 처리에 의하여 스터프 모드, 딜리트 모드 또는 정상 모드 중에서, 하나의 모드를 결정 및 확정하고, 각 모드에 해당하는 홀드 신호를 상기 카운터(40)에 출력하는 모드 결정부(50)로 구성된다.

또한, 상기의 첨부된 도5 를 참조하면, 본 발명 기술에 의한 스터프 앤 딜리트 방법은, 시작하기 위하여 카운터(40)의 값을 '0'의 값으로 초기화하는 제1 단계(S10)와,

인가되는 HDSL 프로토콜에 의한 프레임 데이터로부터, 프레임 동기신호(FAW)가 수록된 오버헤드 블록(Overhead Block)을 검출하는 제2 단계(S20)와,

상기 제2 단계에서 검출한 오버헤드 블록의 데이터를 분석하여, 프레임 동기신호(FAW)를 확인하는 제3 단계(S30)와,

상기 제3 단계(S30)의 확인결과, 프레임 동기신호이면, 첨부된 도7 에 도시된 것과 같은, 동기 검출 알고리즘(Algorithm)에 의하여, 현재의 동기 상태(Synchronization state)를 결정하는 제4 단계(S40)와,

상기 제4 단계(S40)에서 결정된 상태를 확인하여, 동기상태(In Sync. State) 또는 비동기상태(Out of Sync. State)를 판단하는 제5 단계(S50)와,

상기 제5 단계(S50)에서 판단한 결과, 비동기상태(Out of Sync. State)이면, 현재 카운터(40)의 계수 값을 적용하고, 상기 제2 단계(S20)로 궤환(Feed-back)하는 제6 단계(S60)와,

상기 제3 단계(S30)에서 프레임 동기신호가 아니거나 또는 제5 단계(S50)에서 동기상태(In Sync. State)이면, 카운터(40)의 계수 값이, 모드(Mode) 결정 비트의 첫 번째 비트 위치 값(k)보다 크고, 동시에 마지막 모드(Mode) 결정 비트 위치 값(m)보다 작은지를 판단하는 제7 단계(S70)와,

상기 제7 단계(S70)에서, 카운터(40)의 계수 값이, 첫 번째 모드 결정 비트 위치 값(k)보다 크고, 동시에 마지막 모드 결정 비트 위치 값(m)보다 작은 것으로 판단되면, 카운터(40)로부터 인가되는 제어신호에 의하여, 버퍼부(30)가 동작하므로써, 카운터(40)가 계수한 값에 해당하는 비트의 데이터를 읽는 제8 단계(S80)와,

카운터(40)의 계수 값을 1 증가시켜 상향계수 하는 제9 단계(S90)와,

카운터(40)의 계수 값이 프레임 단위의 딜리트(Delete) 모드 비트 값과 같은지를 판단하여, 같지 않은 경우는 제2 단계(S20)로 궤환(Feed-back)하고, 같은 경우는 제1 단계(S10)로 궤환 하는 제10 단계(S100)와,

상기 제7 단계(S70)에서, 카운터(40)의 계수 값이, 첫 번째 모드 결정 비트 위치 값(k)보다 크고, 동시에 마지막 모드 결정 비트 위치 값(m)보다 작지 않은 것으로 판단되면, 카운터(40)의 값이 마지막 모드 결정 비트 위치 값(m)과 같은지를 판단하는 제11 단계(S110)와,

상기 제11 단계(S110)에서, 카운터(40)의 계수 값이, 마지막 모드 결정 비트 위치 값(m)과 같지 않은 경우는, 상기 제9 단계(S90)로 궤환하고, 같은 경우는 상기 제8 단계(S80)에 의하여 버퍼부(30)가 읽은 데이터를 분석하여 모드(Mode)를 확인하고, 다수결(Decision by majority) 처리하는 제12 단계(S120)와,

상기 제12 단계(S120)에서 확인된 모드(Mode)가 스터프 모드(Stuff Mode) 인지 또는 아닌지를 판단하는 제13 단계(S130)와,

상기 제13 단계(S130)에서 스터프 모드(Stuff Mode)인 경우는, 스터프 모드에 해당하는 4개의 비트만큼, 카운터(40)의 계수를 지연(Delay) 또는 홀드(Hold)한 후, 상기 제9 단계(S90)로 궤환하는 제14 단계(S140)와,

상기 제13 단계(S130)에서 스터프 모드(Stuff Mode)가 아닌 경우는, 정상모드(Normal Mode) 인지를 판단하는 제15 단계(S150)와,

상기 제15 단계(S150)에서, 정상모드(Normal Mode)가 아닌 경우는, 상기 제9 단계(S90)로 궤환(Feed-back)하고, 정상모드의 경우는 정상모드에 해당하는 2 비트 만큼, 카운터(40)의 계수를 홀드(Hold) 한 후, 상기 제9 단계(S90)로 궤환하는 제16 단계(S160)로 구성된다.

이하, 상기와 같은 구성의 본 발명 기술에 의한, 프레임 동기의 스터프 앤 딜리트 장치 및 방법을, 첨부된 도면을 참조하여 상세히 설명한다.

본 발명의 기술은, 오버헤드 블록의 프레임 동기 신호(FAW)를 이용하므로써, 클럭신호의 미세한 편차에 의하여, E1 HDSL 프레임 단위의 비트에 오류가 발생하는 것을 강제 보정하는 것으로, 기본적인 처리 개념이 도6 에 상세히 도시되어 있다.

상기 도6 상측부에 도시되어 있는 것은, 오버헤드 블록의 동기 신호(FAW) 비트 들로써, 계수 값은, 상기의 카운터(40)가 정상적으로 계수한 값 또는 클럭의 위치를 표시한 것이고, 딜리트 모드(Delete Mode)는 카운터(40)의 계수 값이 1 일 때부터, 정상적으로 E1 HDSL 프레임 데이터가 시작하는 것이고; 정상모드(Normal Mode)는 카운터(40)의 계수 값이 3 일 때부터, E1 HDSL 프레임 데이터가 시작하는 것으로, 카운터(40)의 계수 값 1 과 2에서는 스터프 비트(st)로 채워진 것을 도시하였으며; 스터프 모드(Stuff Mode) 에서는 카운터(40)의 계수 값이 5 일 때부터, E1 HDSL 프레임 데이터가 시작하는 것이며, 카운터(40)의 계수 값 1 내지 4 일 때,스터프 비트(st)로 채워진 것을 도시하였다.

상기와 같은 도6을 상세히 관찰하면, 계수기의 계수 값 또는 클럭 값이 7과 9인 상태에서의 데이터 값을 하나의 쌍(Pair)으로 하여 제1 쌍으로 하였고, 8과 10인 상태에서의 데이터 값을 하나의 쌍으로 하여 제2 쌍으로 하였으며, 11과 13인 상태에서의 데이터 값을 하나의 쌍으로 하므로서 제3 쌍으로 하여, 각 쌍의 데이터 조합에 의한 모드 상태를 도6의 하측도면으로 도시하였다.

상기의 도6을 좀더 상세히 설명하면, 제1 쌍의 7번째 및 9번째 클럭 비트 신호가 '0, 0' 이면, 딜리트 모드이고, '1, 0' 이면 정상모드 이며, '1, 1' 이면 스터프 모드로 인식한다.

상기와 동일하게, 제2 쌍의 8 번째 및 10 번째 클럭 비트의 신호가 '0, 0' 이면, 딜리트 모드이고, '1, 0' 이면 정상보드 이며, '1, 1' 이면 스터프 모드로 인식하고, 또한, 제3 쌍의 11 번째 및 13 번째 클럭 비트의 신호는 '1, 0' 인 경우에 딜리트 모드로 인식하고, '0, 0' 인 경우에 정상모드로 인식하며, '0, 0' 인 경우에 스터프 모드로 인식한다.

상기와 같은 모드 인식 또는 모드 결정은, 도4 의 모드 결정부(50)에서 수행한다.

상기와 같은 본 발명의 개념을 바탕으로, 도4 내지 도7을 참고하면, 시작 단계에서, 상기 카운터(40)의 계수 값을 '0'으로 설정하여 초기화(S10)하여, 새로이 계수 시작하도록 한다.

HDSL 프로토콜에 의한 E1 급 프레임 데이터 신호는, 헤더 검출부(10) 및 버퍼부(30)에 인가된다.

상기 헤더 검출부(10)에서, 프레임 단위의 오버헤드 블록(Overhead Block)을 검출하고(S20), 동기 검출부(20)로 출력한다. 여기서, 상기 프레임 단위의 오버헤드 블록(Overhead Block)은 도 6에 도시된 바와 같이 총 16 비트이고, 처음 16 비트는 프레임을 동기 시키는 것으로써, 도시된 바와 같은 순서의 비트가 고정적으로 수록되는 것이며, 동기 워드(Synchronous Word) 또는 프레임 정렬 워드(FAW: Frame Alignment Word)이다.

상기 동기 검출부(20)에서, 인가된 신호를 분석하여, 상기한 바와 같이 프레임 동기 신호(FAW) 인지를 확인(S30)하고, 아닐 경우는 제7 단계(S70)로 진행하며, 프레임 동기 신호인 경우는, 도7 과 같은 동기 검출 알고리즘을 이용하여(S40), 동기상태 도는 비동기 상태를 판단한다(S50).

상기 동기 검출부(20)에서, 동기 검출 알고리즘의 처리 과정을, 도7을 참조하여, 좀더 상세히 설명하면, 초기에 비동기 상태(Out of Sync. State)(60)이고, 동기 신호를 한번 검출하면, 상태 0(State 0)(62)의 동기 유지상태가 되며, 동기 신호를 또 한번 검출하면, 동기 상태(In Sync. State)(70)가 된다.

상태 0(62)에서, 동기 신호를 또 한번 검출하지 못하면, 다시 비동기 상태(60)로 진행한다.

동기 상태(70)는, 동기 신호가 검출되면, 동기 상태(70)를 그대로 유지하고, 동기 신호를 검출하지 못하면, 상태 1(State 1)(72)의 동기유지 상태가 되며, 상태 1(72)에서 동기신호를 검출하면, 동기 상태(70)로 복귀하지만, 동기 신호를 검출하지 못하면, 상태 2(State 2)(73)의 동기유지 상태가 되고, 상태 2(73)에서, 동기 신호를 검출하면, 동기상태(70)로 복귀하지만, 동기 신호를 검출하지 못하면, 상태 3(State 3)(74)의 동기유지 상태가 된다.

상기와 같은 과정을 상태4(State 4)(75)의 동기유지 상태에서 반복하여, 상태 5(State 5)(76)의 동기유지 상태까지 진행한다.

상태 5(76)의 동기유지 상태에서 동기 신호를 검출하면, 동기 상태(70)로 복귀하고, 동기 신호를 검출하지 못하게 되면, 비동기 상태(60)로 진행한다.

상기의 도7을 요약하여 다시 설명하면, 비동기 상태(60)에서, 2번 연속하여 동기 신호가 검출되어야, 동기 상태(70)가 되고, 한번 동기 상태(70)가 되면, 동기 신호를 연속하여 5번까지 검출하지 못하는 경우에만, 비동기 상태(60)가 된다.

상기 제5 단계(S50)에서, 비동기 상태(60)로 판명되면, 현재 카운터(40)가 계수한 값을 적용하고, 상기 제2 단계(S20)로 궤환 한다.

상기 제5 단계(S50)에서 동기 및 동기유지 상태(70,72,73,74,75,76) 인 경우, 또는, 상기 제3 단계(S30)에서 검출된 신호가 프레임 동기 신호가 아닌 것으로 판단되면, 상기 카운터(40)의 계수 값 또는 클럭 값이, 상기 도6 에 도시된 것과 같이, 첫 번째 모드 결정 비트 위치 값(K), 또는 7번째 클럭 값보다 크고, 동시에, 마지막 모드 결정 비트 위치 값(m) 또는 13 번째 클럭 값보다 작은 범위 안에 있는지 판단하고(S70), 상기의 범위 안에 있을 경우는, 제8 단계(S80)로 진행하며, 아닐 경우는 제11 단계로 진행한다.

상기 제8 단계(S80)에서는, 카운터(40)가 현재 계수한 값 또는 클럭의 신호를 상기 버퍼부(30)에 인가하므로써, 상기 버퍼는 해당 클럭의 모드 결정 비트 신호를 읽게 되고, 읽은 값을 모드 결정부(50)에 인가한 후에 카운터(40)의 계수 값을 '1' 증가하여 상향계수하고(S90), 상향 계수된 카운터(40)의 값이 딜리트 모드의 프레임 비트 값, 즉, E1 HDSL 프레임에서의 딜리트 모드 비트 개수가 7006 이므로, 상기 카운터(40)의 계수 값이 7006 인지를 판단하여(S100), 아니면, 프레임이 끝나지 않았으므로, 제2 단계(S20)로 궤환 시켜 반복되게 하고, 계수 값과 딜리트 모드에서의 프레임 비트 값과 동일하면, 프레임 단위가 종료되었으므로, 제1 단계(S10)로 궤환 시켜, 다음 프레임의 데이터를 읽도록 한다.

상기 제7 단계(S70)에 의하여 진행되는 제11 단계(S110)는, 카운터(40)의 계수 값이, 마지막 모드 결정 비트 위치 값(m) 또는 상기 도6 의 13 번째 클럭 값과 동일한지를 판단하여, 동일하지 않은 경우는, 상기의 제9 단계(S90)로 진행하고, 동일한 경우는, 제12 단계(S120)로 진행한다.

상기 제12 단계(S120)에서는 도6 에서의 7번째 클럭부터 12번째 클럭까지의 모드 결정 비트 신호를 읽고, 저장한 상태이므로, 상기 버퍼부(30)에 의하여 13 번째 클럭의 신호를 읽고, 상기 모드 결정부(50)에 인가하므로써, 상기 모드 결정부(50)는 도6 의 하단에 도시된 것과 같은 모드 상태를, 다수결(Decision by majority)에 의하여 결정하게 된다.

상기와 같이 결정된 모드가 스터프 모드(Stuff Mode) 인지를 판단하고(S130), 스터프 모드 인 경우는, 스터프 모드에 해당하는 비트의 숫자, 즉, 4개의 비트만큼, 상기 카운터(40)의 계수를 홀드(Hold) 하므로써, 미세한 클럭 주기 편차에 의한 오차를 강제 정정(S140)하고, 상기 제9 단계(S90)로 진행시킨다.

상기 제13 단계(S130)에서, 스터프 모드가 아닌 경우는, 정상 모드 인지를 판단하고(S150), 정상 모드가 아니면, 즉, 딜리트 모드(Delete Mode) 이면, 상기 제9 단계(S90)로 진행하도록 하므로써, 카운터(40)가 홀드(Hold) 없이 계수하므로,미세한 클럭 주기 편차에 의한 오차를 강제 정정(S140)한다.

상기 제15 단계(S150)에서, 정상모드(Normal Mode) 이면, 정상모드에 해당하는 비트 숫자, 즉, 2개의 비트 만큼, 카운터(40)의 계수를 홀드(Hold) 한 후(S160), 상기 제9 과정(S90)으로 진행하게 하므로써, 미세한 클럭 주기 편차에 의한 오차를 강제 정정한다.

상기와 같은 본 발명의 기술은, E1급 HDSL 프레임 데이터 신호의 프레임 동기를 위한 신호(FAW) 만을 가지고서도, 제1 쌍, 제2 쌍 및 제3 쌍의 3번 연속 반복되는 모드 결정 비트를 인식하므로, 신속하게 모드를 확인할 수 있고, 다수결에 의하여 모드를 결정하므로, 랜덤오류가 발생하여도 극복할 수 있으며, 추가적인 또는 부가적인 오버헤드 비트를 사용하지 않아도 되는 장점이 있다.

또한, E1 급 HDSL 프레임 신호 뿐만 아니라, T1 급 HDSL 프레임 신호와 다른 프로토콜에 의한 프레임 단위의 신호에도 적용할 수 있다.

상기와 같은 구성의 본 발명 기술은, 부가적인 정보 비트를 사용하지 않고, 프레임 동기 신호만을 이용하므로, 신속하게 스터핑 모드를 확인할 수 있고, 다수결에 의한 모드 결정을 하므로, 랜덤 오류에도 강한 효과가 있다.

또한, 프레임 단위로 데이터를 전송하는 모든 프로토콜에 적용할 수 있으며, 향후 프레임에 대한 표준안으로 제시 할 수 있는 공업적 또는 산업적 이용효과가 있다.

Claims (3)

1. 에이치디에스엘 프레임 데이터로부터 프레임 동기신호가 수록된 오버헤드 블록을 검출하는 헤더 검출부와,

   상기 헤더 검출부로부터 인가되는 오버헤드 블록의 신호를 처리하여 프레임 동기 신호를 검출하는 동기 검출부와,

   인가되는 에이치디에스엘 프레임 데이터로부터 스터프 및 딜리트 비트들을 검출하는 버퍼부와,

   상기 동기 검출부로부터 동기 되었다는 신호를 인가 받으면, 오버헤드 블록의 스터프 및 딜리트 비트의 위치를 계수하고, 상기 버퍼부에 해당 제어신호를 출력하므로써 스터프 비트와 딜리트 비트 신호를 검출하도록 하는 계수기와,

   상기 버퍼부로부터 인가되는 스터프 및 딜리트 비트의 신호를 분석하고 다수결 처리에 의하여 모드를 확정하며, 모드에 해당하는 홀드 신호를 상기 계수기에 출력하는 모드 결정부로 구성되어 이루어지는 것을 특징으로 하는 프레임 동기의 스터프 앤 딜리트 장치.
2. 시작하기 위하여 계수기의 값을 초기화하는 제1 단계와,

   인가되는 에이치디에스엘 프레임 데이터로부터 프레임 동기신호가 수록된 오버헤드 블록을 검출하는 제2 단계와,

   오버헤드 블록의 해당 데이터를 분석하여 프레임 동기신호를 확인하는 제3 단계와,

   상기 제3 단계의 확인결과, 프레임 동기신호이면, 동기 검출 알고리즘에 의하여 동기 상태를 결정하는 제4 단계와,

   상기 제4 단계에서 결정된 상태를 확인하여 동기상태 또는 비동기상태를 판단하는 제5 단계와,

   상기 제5 단계에서 판단 결과, 비동기상태이면, 현재의 계수기 계수 값을 적용하고 상기 제2 단계로 궤환하는 제6 단계와,

   상기 제3 단계에서 프레임 동기신호가 아니거나 또는 제5 단계에서 동기상태이면, 계수기의 계수 값이 첫 번째 모드 결정 비트 위치 값보다 크고 동시에 마지막 모드 결정 비트 위치 값보다 작은지를 판단하는 제7 단계와,

   상기 제7 단계에서, 계수기의 계수 값이 첫 번째 모드 결정 비트 위치 값보다 크고 동시에 마지막 모드 결정 비트 위치 값보다 작은 것으로 판단되면, 버퍼부가 동작하여 해당 비트의 데이터를 읽는 제8 단계와,

   계수기의 값을 1 증가시켜 상향계수 하는 제9 단계와,

   계수기의 계수 값이 프레임 단위의 딜리트 모드 비트 값과 같은지를 판단하여, 같지 않은 경우는 제2 단계로 궤환하고, 같은 경우는 제1 단계로 궤환하는 제10 단계와,

   상기 제7 단계에서, 계수기의 계수 값이 첫 번째 모드 결정 비트 위치 값보다 크고 동시에 마지막 모드 결정 비트 위치 값보다 작지 않은 것으로 판단되면, 계수기의 값이 마지막 모드 결정 비트 위치 값과 같은지를 판단하는 제11 단계와,

   상기 제11 단계에서 계수기의 값이, 마지막 모드 결정 비트 위치 값과 같지 않은 경우는 상기 제9 단계로 궤환하고, 같은 경우는 상기 제8 단계에 의하여 버퍼부가 읽은 데이터를 분석하여 모드를 확인하고 다수결 처리하는 제12 단계와,

   상기 제12 단계에서 확인된 모드가 스터프 모드 인지 또는 아닌지를 판단하는 제13 단계와,

   상기 제13 단계에서 스터프 모드인 경우는, 스터프 모드에 해당하는 비트 숫자 만큼 계수기의 계수를 홀드 한 후, 상기 제9 단계로 궤환하는 제14 단계와,

   상기 제13 단계에서 스터프 모드가 아닌 경우는, 정상모드 인지를 판단하는 제15 단계와,

   상기 제15 단계에서 정상모드가 아닌 경우는 상기 제9 단계로 궤환하고, 정상모드의 경우는 정상모드에 해당하는 비트 숫자 만큼 계수기의 계수를 홀드 한 후, 상기 제9 단계로 궤환하는 제16 단계로 구성되어 이루어지는 것을 특징으로 하는 프레임 동기의 스터프 앤 딜리트 방법.
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