KR100338939B1 - Fabricating method of capacitor - Google Patents
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Abstract
본 발명은 커패시터의 제조방법에 관한 것으로, 종래에는 실리콘 표면 확대공정을 실시하기 위해서 하부전극으로 반드시 비정질실리콘이 증착되어야 실리콘 원자의 이동이 가능하며, 비정질실리콘의 불순물 함량 및 고진공 열처리의 온도와 시간에 따라 하부전극의 표면적이 원하는 만큼 성장하지 않거나 또는 과다하게 성장하여 원하는 커패시턴스를 얻을 수 없거나 또는 인접하는 커패시터의 하부전극이 단락되어 소자의 불량이 발생하는 문제점이 있었다. 따라서, 본 발명은 반도체기판 상에 일반적인 제조과정을 거쳐 디램에 적용되는 소자, 워드라인, 비트라인 및 커패시터의 하부전극 콘택을 순차적으로 형성하는 공정과; 상기 결과물의 상부에 절연막을 형성한 다음 커패시터가 형성될 영역을 선택적으로 식각하여 상기 콘택을 노출시키는 공정과; 상기 콘택이 노출된 결과물 상에 커패시터의 하부전극 물질로 미세하고 균일한 그레인을 갖는 도핑된 폴리실리콘을 증착하는 공정과; 상기 도핑된 폴리실리콘을 선택적으로 식각하여 상기 절연막을 노출시킨 다음 노출된 절연막을 제거하여 인접하는 커패시터를 전기적으로 격리시키는 공정과; 상기 도핑된 폴리실리콘을 급속 열처리하여 실리콘 표면 확대영역을 형성하는 공정과; 상기 실리콘 표면 확대영역이 형성된 결과물의 표면상에 유전막을 형성한 다음 상부전극을 형성하는 공정으로 이루어지는 커패시터의 제조방법을 통해 별도의 실리콘 핵을 형성하는 공정을 생략할 수 있으며, 균일한 반응을 통해 공정의 제어가 용이함과 아울러 표면적이 종래에 비해 더 크고, 공정변수를 줄일 수 있게 되어 공정마진을 확보할 수 있으며, 이에 따라 커패시턴스를 증가시키면서 공정단순화에 기여할 수 있고, 또한 커패시터의 불량발생을 최소화할 수 있으며, 커패시터의 하부전극으로 비정질실리콘 대신에 증착속도가 우수한 폴리실리콘을 적용함에 따라 고가의 반응가스 사용량이 감소하여 비용절감 및 양산성을 향상시킬 수 있는 효과가 있다.The present invention relates to a method of manufacturing a capacitor, and in the related art, in order to perform a silicon surface enlargement process, amorphous silicon must be deposited as a lower electrode to move silicon atoms, and the impurity content of amorphous silicon and the temperature and time of high vacuum heat treatment. As a result, the surface area of the lower electrode does not grow as much as desired or excessively grows, so that a desired capacitance cannot be obtained, or the lower electrode of an adjacent capacitor is short-circuited. Accordingly, the present invention includes a process of sequentially forming lower electrode contacts of devices, word lines, bit lines, and capacitors applied to DRAMs through a general manufacturing process on a semiconductor substrate; Forming an insulating film on the resultant and then selectively etching an area where a capacitor is to be formed to expose the contact; Depositing doped polysilicon having fine and uniform grain as a lower electrode material of the capacitor on the resultant exposed contact; Selectively etching the doped polysilicon to expose the insulating film, and then removing the exposed insulating film to electrically isolate adjacent capacitors; Rapidly heat treating the doped polysilicon to form a silicon surface enlargement region; Forming a dielectric film on the resultant surface on which the silicon surface enlarged region is formed and then forming a top electrode may be omitted through a method of manufacturing a capacitor, thereby forming a separate silicon nucleus. In addition to easy control of the process, the surface area is larger than before, and process variables can be reduced to secure process margins, thereby contributing to process simplification while increasing capacitance and minimizing capacitor defects. In addition, by using polysilicon having excellent deposition rate instead of amorphous silicon as the lower electrode of the capacitor, the amount of expensive reaction gas is reduced, thereby reducing costs and improving mass productivity.
Description
본 발명은 커패시터의 제조방법에 관한 것으로, 특히 반도체 디램(DRAM)에 적용되는 커패시터의 커패시턴스를 증가시킴과 아울러 공정을 단순화하기에 적당하도록 한 커패시터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor, and more particularly, to a method of manufacturing a capacitor suitable for increasing the capacitance of a capacitor applied to a semiconductor DRAM and simplifying a process.
일반적으로, 커패시터의 커패시턴스를 증가시키기 위해서는 유전상수가 크고, 박막인 유전물질을 넓은 표면적을 갖도록 형성 해야 한다.In general, in order to increase the capacitance of a capacitor, a dielectric material having a large dielectric constant and a thin film should be formed to have a large surface area.
그러나, 유전막의 증착두께가 한계값 이하로 얇아질 경우에 파괴(breakdown)됨에 따라 커패시턴스를 증가시키기 위해서 최근에는 유전상수가 높은 유전물질을 적용하거나 유전막의 표면적을 넓게 하여 반도체 디램에 적용하고 있다.However, in order to increase the capacitance when the deposition thickness of the dielectric film becomes thinner than the limit value, it is recently applied to a semiconductor DRAM by applying a dielectric material having a high dielectric constant or increasing the surface area of the dielectric film.
이때, 유전상수가 큰 유전물질을 적용하기 위해서는 유전물질의 증착 및 식각과 같은 특성에 따라 종래에 적용되던 공정 전체를 수정하여야 하는 문제가 발생함에 따라 유전막의 표면적을 최대화 하는 것이 가장 효과적인 커패시턴스 증가방법이라 할 수 있겠다. 이와같은 종래 커패시터의 제조방법을 첨부한 도1a 내지 도1h의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.In this case, in order to apply a dielectric material having a large dielectric constant, it is most effective to maximize the surface area of the dielectric film because the problem of modifying the entire process conventionally applied according to characteristics such as deposition and etching of the dielectric material is most effective. This can be called. If described in detail with reference to the cross-sectional view of Figures 1a to 1h attached to the conventional method for manufacturing a capacitor as follows.
먼저, 도1a는 격리영역(2)이 형성된 반도체기판(1) 상에 디램(DRAM)에 적용되는 소자(미도시) 및 워드라인(3) 그리고, 층간절연막(4,5)을 통해 선택적으로 소자의 특정영역과 접속되는 비트라인(6) 및 층간절연막(7)을 통해 소자의 다른 특정영역과 선택적으로 접속되는 커패시터의 하부전극 콘택(8)을 도시한 것으로, 통상적으로 잘 알려진 공정을 통해 형성할 수 있으며, 본 명세서 상에서 큰 의미를 갖지 못하므로 논외로 한다.First, FIG. 1A selectively selects an element (not shown) and a word line 3 applied to a DRAM on a semiconductor substrate 1 on which an isolation region 2 is formed, and an interlayer insulating film 4 and 5. The lower electrode contacts 8 of the capacitors are selectively connected to other specific areas of the device through the bit line 6 and the interlayer insulating film 7 connected to the specific areas of the device, and are generally known through well-known processes. It can be formed, and because it does not have a great meaning in the present specification it is out of the question.
그리고, 도1b에 도시한 바와같이 상기 구조물의 상부에 절연막(9)을 형성한 다음 사진식각공정을 통해 커패시터가 형성될 영역의 상기 콘택(8)이 노출되도록 선택적으로 식각한다.As shown in FIG. 1B, an insulating film 9 is formed on the structure, and then selectively etched to expose the contact 8 in the region where the capacitor is to be formed through a photolithography process.
그리고, 도1c에 도시한 바와같이 상기 콘택(8)이 노출된 결과물의 상부전면에 커패시터의 하부전극 물질로 도핑된 비정질실리콘(10)을 증착한다.Then, as shown in FIG. 1C, the amorphous silicon 10 doped with the lower electrode material of the capacitor is deposited on the upper surface of the resultant in which the contact 8 is exposed.
그리고, 도1d에 도시한 바와같이 상기 도핑된 비정질실리콘(10)을 선택적으로 식각하여 상기 콘택(8) 사이에 형성된 절연막(9)을 노출시킨 다음 노출된 절연막(9)을 제거하여 인접하는 커패시터 하부전극을 전기적으로 격리시킨다.As shown in FIG. 1D, the doped amorphous silicon 10 is selectively etched to expose the insulating film 9 formed between the contacts 8, and then the exposed insulating film 9 is removed to adjacent capacitors. Electrically isolate the lower electrode.
그리고, 도1e에 도시한 바와같이 상기 도핑된 비정질실리콘(10) 상에 고진공 반응로에서 SiH4가스를 흘려 실리콘 핵(11)을 형성시킨다.As shown in FIG. 1E, SiH 4 gas is flowed in the high vacuum reactor on the doped amorphous silicon 10 to form the silicon nucleus 11.
그리고, 도1f에 도시한 바와같이 상기 실리콘 핵(11)이 형성된 도핑된 비정질실리콘(10)을 고진공 열처리하여 실리콘 표면 확대영역(surface area enhanced silicon : SAES,12)을 형성한다. 이때, 실리콘 표면 확대영역(12)은 실리콘 원자들의 이동(migration)에 의해 형성되며, 커패시터 하부전극의 표면적을 증가시켜 결과적으로 커패시턴스를 증가시키게 된다.As shown in FIG. 1F, the doped amorphous silicon 10 in which the silicon nucleus 11 is formed is subjected to high vacuum heat treatment to form a surface area enhanced silicon (SAES) 12. At this time, the silicon surface enlarged region 12 is formed by the migration of silicon atoms, and increases the surface area of the capacitor lower electrode, resulting in an increase in capacitance.
그리고, 도1g에 도시한 바와같이 상기 실리콘 표면 확대영역(12)이 형성된 결과물의 표면상에 커패시터의 유전물질로 실리콘질화막(Si3N4,13)을 형성한다.As shown in FIG. 1G, a silicon nitride film (Si 3 N 4 , 13) is formed of a dielectric material of a capacitor on the surface of the resultant product in which the silicon surface enlarged region 12 is formed.
그리고, 도1h에 도시한 바와같이 상기 실리콘질화막(13)이 형성된 결과물 상에 커패시터의 상부전극 물질로 도핑된 폴리실리콘(14)을 증착하여 커패시터의 제조를 완성한다.As shown in FIG. 1H, polysilicon 14 doped with the upper electrode material of the capacitor is deposited on the resultant product on which the silicon nitride film 13 is formed to complete the manufacture of the capacitor.
그러나, 상기한 바와같은 종래 커패시터의 제조방법은 실리콘 표면 확대공정을 실시하기 위해서 하부전극으로 반드시 비정질실리콘이 증착되어야 실리콘 원자의 이동이 가능하며, 비정질실리콘의 불순물 함량 및 고진공 열처리의 온도와 시간에 따라 하부전극의 표면적이 원하는 만큼 성장하지 않거나 또는 과다하게 성장하여 원하는 커패시턴스를 얻을 수 없거나 또는 인접하는 커패시터의 하부전극이 단락되어 소자의 불량이 발생하는 문제점이 있었다.However, in the conventional method of manufacturing a capacitor as described above, in order to perform a silicon surface enlargement process, amorphous silicon must be deposited on the lower electrode to allow the silicon atoms to move, and at the temperature and time of the impurity content of amorphous silicon and high vacuum heat treatment Accordingly, the surface area of the lower electrode does not grow as much as desired or excessively grows to obtain a desired capacitance, or the lower electrode of an adjacent capacitor is short-circuited.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 커패시턴스를 증가시킴과 아울러 공정을 단순화하고, 공정 제어가 용이한 커패시터의 제조방법을 제공하는데 있다.The present invention has been made to solve the conventional problems as described above, an object of the present invention is to increase the capacitance, simplify the process, and to provide a method of manufacturing a capacitor easy to control the process.
도1a 내지 도1h는 종래 커패시터의 제조방법을 보인 수순단면도.1A to 1H are cross-sectional views showing a conventional method of manufacturing a capacitor.
도2a 내지 도2g는 본 발명의 일 실시예를 보인 수순단면도.Figures 2a to 2g is a cross-sectional view showing an embodiment of the present invention.
***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***
21:도핑된 폴리실리콘 22:실리콘 표면 확대영역21: Doped polysilicon 22: Silicon surface enlargement area
상기한 바와같은 본 발명의 목적을 달성하기 위한 커패시터의 제조방법은 반도체기판 상에 일반적인 제조과정을 거쳐 디램에 적용되는 소자, 워드라인, 비트라인 및 커패시터의 하부전극 콘택을 순차적으로 형성하는 공정과; 상기 결과물의 상부에 절연막을 형성한 다음 커패시터가 형성될 영역을 선택적으로 식각하여 상기 콘택을 노출시키는 공정과; 상기 콘택이 노출된 결과물 상에 커패시터의 하부전극 물질로 미세하고 균일한 그레인(grain)을 갖는 도핑된 폴리실리콘을 증착하는 공정과; 상기 도핑된 폴리실리콘을 선택적으로 식각하여 상기 절연막을 노출시킨 다음 노출된 절연막을 제거하여 인접하는 커패시터를 전기적으로 격리시키는 공정과; 상기 도핑된 폴리실리콘을 급속 열처리(rapid thermal process : RTP)하여 실리콘 표면 확대영역을 형성하는 공정과; 상기 실리콘 표면 확대영역이 형성된 결과물의 표면상에 유전막을 형성한 다음 상부전극을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.A method of manufacturing a capacitor for achieving the object of the present invention as described above is to sequentially form the bottom electrode contacts of the device, word line, bit line and capacitor applied to the DRAM through a general manufacturing process on the semiconductor substrate; ; Forming an insulating film on the resultant and then selectively etching an area where a capacitor is to be formed to expose the contact; Depositing doped polysilicon having fine and uniform grain into the bottom electrode material of the capacitor on the resulting exposed contact; Selectively etching the doped polysilicon to expose the insulating film, and then removing the exposed insulating film to electrically isolate adjacent capacitors; Rapidly thermally treating the doped polysilicon to form a silicon surface enlargement region; And forming a dielectric film on the surface of the resultant product on which the silicon surface enlarged region is formed, and then forming an upper electrode.
상기한 바와같은 본 발명에 의한 커패시터의 제조방법을 첨부한 도2a 내지 도2g의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.Referring to the cross-sectional view of the procedure shown in Figures 2a to 2g attached to a method for manufacturing a capacitor according to the present invention as an embodiment as follows.
먼저, 도2a 및 도2b의 공정진행은 종래 도1a 및 도1b와 동일하므로, 상세한 설명을 생략한다.First, since the process of FIGS. 2A and 2B is the same as that of FIGS. 1A and 1B, a detailed description thereof will be omitted.
그리고, 도2c에 도시한 바와같이 콘택(8)이 노출된 결과물의 상부전면에 커패시터의 하부전극 물질로 미세하고 균일한 그레인을 갖는 도핑된 폴리실리콘(21)을 증착한다. 이때, 도핑된 폴리실리콘(21)은 550∼600℃의 온도로 증착하여 미세하고 균일한 그레인을 갖도록 하며, 그레인을 미세하고 균일하게 제어하기 위하여 600∼700℃의 온도로 후속 열처리를 실시하는 것도 고려할 수 있다.Then, as shown in FIG. 2C, a doped polysilicon 21 having fine and uniform grains is deposited as the lower electrode material of the capacitor on the upper surface of the result of the contact 8 is exposed. At this time, the doped polysilicon 21 is deposited at a temperature of 550 ~ 600 ℃ to have a fine and uniform grain, and to perform a subsequent heat treatment at a temperature of 600 ~ 700 ℃ to control the fine and uniform grain Can be considered
그리고, 도2d에 도시한 바와같이 상기 도핑된 폴리실리콘(21)을 선택적으로 식각하여 상기 콘택(8) 사이에 형성된 절연막(9)을 노출시킨 다음 노출된 절연막(9)을 제거하여 인접하는 커패시터 하부전극을 전기적으로 격리시킨다.As shown in FIG. 2D, the doped polysilicon 21 is selectively etched to expose the insulating film 9 formed between the contacts 8, and then the exposed insulating film 9 is removed to form an adjacent capacitor. Electrically isolate the lower electrode.
그리고, 도2e에 도시한 바와같이 상기 도핑된 폴리실리콘(21)을 급속 열처리하여 실리콘 표면 확대영역(22)을 형성한다. 이때, 급속 열처리는 챔버 내에 실란분해(silane decomposition) 온도보다 낮은 300∼500℃의 범위로 H2가스를 흘리면 도핑된 폴리실리콘(21)의 그레인 바운더리(grain boundry) 근처에서 아래의 화학식1 또는 화학식2와 같은 반응 생성물이 발생되어 도핑된 폴리실리콘(21)의 표면에 실리콘 표면 확대영역(22)이 형성된다.As shown in FIG. 2E, the doped polysilicon 21 is rapidly heat treated to form a silicon surface enlargement region 22. At this time, the rapid heat treatment is performed by the following formula (1) or formula (1) below near the grain boundry of the doped polysilicon 21 when H 2 gas is flowed in the chamber at a temperature in the range of 300 to 500 ° C. lower than the silane decomposition temperature. A reaction product such as 2 is generated to form a silicon surface enlargement region 22 on the surface of the doped polysilicon 21.
그리고, 도2f에 도시한 바와같이 상기 실리콘 표면 확대영역(22)이 형성된 결과물의 표면상에 커패시터의 유전물질로 실리콘질화막(13)을 형성한다.2F, a silicon nitride film 13 is formed of a dielectric material of a capacitor on the surface of the resultant product in which the silicon surface enlarged region 22 is formed.
그리고, 도2g에 도시한 바와같이 상기 실리콘질화막(13)이 형성된 결과물 상에 커패시터의 상부전극 물질로 도핑된 폴리실리콘(14)을 증착하여 커패시터의 제조를 완성한다.As shown in FIG. 2G, polysilicon 14 doped with the upper electrode material of the capacitor is deposited on the resultant product on which the silicon nitride film 13 is formed to complete the manufacture of the capacitor.
상기한 바와같은 본 발명에 의한 커패시터의 제조방법은 별도의 실리콘 핵을 형성하는 공정을 생략할 수 있으며, 상기 화학식1 또는 화학식2의 반응이 지배적이므로, 균일한 반응이 일어나 공정의 제어가 용이함과 아울러 표면적이 종래에 비해 더 크고, 공정변수를 줄일 수 있게 되어 공정마진을 확보할 수 있으며, 이에 따라 커패시턴스를 증가시키면서 공정단순화에 기여할 수 있고, 또한 커패시터의 불량발생을 최소화할 수 있으며, 커패시터의 하부전극으로 비정질실리콘 대신에 증착속도가 우수한 폴리실리콘을 적용함에 따라 고가의 반응가스 사용량이 감소하여 비용절감 및 양산성을 향상시킬 수 있는 효과가 있다.The method of manufacturing a capacitor according to the present invention as described above may omit a process of forming a separate silicon nucleus, and the reaction of Formula 1 or Formula 2 is dominant, so that a uniform reaction occurs and control of the process is easy. In addition, the surface area is larger than that of the related art, and process variables can be reduced to secure process margins, thereby increasing capacitance and contributing to process simplification, and minimizing defects in capacitors. As polysilicon having a high deposition rate is applied instead of amorphous silicon as a lower electrode, the amount of expensive reaction gas is reduced, thereby reducing costs and improving mass productivity.
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- 1999-11-13 KR KR1019990050446A patent/KR100338939B1/en not_active IP Right Cessation
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