KR100338822B1 - Method of forming storage node electorde in semiconductor device - Google Patents
Method of forming storage node electorde in semiconductor device Download PDFInfo
- Publication number
- KR100338822B1 KR100338822B1 KR1019990067137A KR19990067137A KR100338822B1 KR 100338822 B1 KR100338822 B1 KR 100338822B1 KR 1019990067137 A KR1019990067137 A KR 1019990067137A KR 19990067137 A KR19990067137 A KR 19990067137A KR 100338822 B1 KR100338822 B1 KR 100338822B1
- Authority
- KR
- South Korea
- Prior art keywords
- amorphous silicon
- storage node
- silicon film
- node electrode
- doped amorphous
- Prior art date
Links
- 238000003860 storage Methods 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 238000005137 deposition process Methods 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005336 cracking Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 239000000758 substrate Substances 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체장치의 스토리지노드 전극 제조방법에 관한 것으로서, 특히 이 방법은 층간절연막의 콘택홀을 포함한 하부 구조물에 고농도 도프트 비정질 실리콘막 및 저농도 도프트 비정질 실리콘막을 순차적으로 형성하고, 고농도 도프트 비정질 실리콘막 및 저농도 도프트 비정질 실리콘막을 패터닝하여 스토리지노드 전극 패턴을 형성한 후에, 선택적 준안정 폴리실리콘 형성 공정을 실시하여 스토리지노드 전극 패턴의 외측 부분을 구성하는 고농도 비정질 실리콘을 그레인이 없거나 그레인 크기가 작은 요철(凹凸)표면으로, 패턴의 내측 부분을 구성하는 저농도 비정질 실리콘을 그레인이 큰 요철 표면을 갖도록 결정화하여 비대칭 요철 표면을 갖는 스토리지노드 전극을 형성한다. 이에 따라, 본 발명의 고집적 및 고용량 커패시터의 스토리지노드 전극은 선택적 준안정폴리실리콘 형성공정시 스토리지노드 외측에 작은 그레인의 요철 표면을 얻고 스토리지노드 전극의 내측 부분에 큰 그레인의 요철 표면을 얻어 셀 사이의 스토리지노드 전극의 그레인 브로큰 현상을 막을 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a storage node electrode of a semiconductor device, and in particular, the method sequentially forms a high concentration doped amorphous silicon film and a low concentration doped amorphous silicon film in a lower structure including a contact hole of an interlayer insulating film, and then performs a high concentration doping. After the amorphous silicon film and the low concentration doped amorphous silicon film are patterned to form the storage node electrode pattern, a selective metastable polysilicon forming process is performed to form a high concentration of amorphous silicon, which constitutes the outer portion of the storage node electrode pattern, with no grain or grain size. As a small uneven surface, low-density amorphous silicon constituting the inner portion of the pattern is crystallized to have a large uneven surface of grain to form a storage node electrode having an asymmetric uneven surface. Accordingly, the storage node electrode of the high-integration and high-capacitance capacitor of the present invention obtains a small grain uneven surface outside the storage node and a large grain uneven surface inside the storage node electrode during the selective metastable polysilicon forming process. This can prevent grain cracking of the storage node electrode.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 고집적 반도체장치의 커패시터에서 요철 표면을 갖는 스토리지노드 전극 사이의 단락을 방지할 수 있어 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, a technique capable of preventing a short circuit between storage node electrodes having an uneven surface in a capacitor of a highly integrated semiconductor device.
현재 반도체 소자는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체장치의 고집적화가 이루어질수록 메모리 셀의 커패시터 면적이 급격하게 감소되고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.At present, in order to achieve high integration of semiconductor devices, research / development has been actively conducted on reduction of cell area and reduction of operating voltage. In addition, as the integration of semiconductor devices is increased, the capacitor area of the memory cell is rapidly decreasing, and therefore, the charge required for the operation of the memory device, that is, the capacitance secured in the unit area, must be further increased.
한편, 메모리 셀에 사용되는 커패시터의 기본 구조는 스토리지노드(storage node) 전극, 유전체막 및 플레이트노드(plate node) 전극으로 구성된다. 이러한 구조를 가지는 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전체막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.Meanwhile, a basic structure of a capacitor used in a memory cell is composed of a storage node electrode, a dielectric film, and a plate node electrode. Capacitors having such a structure have a first thin dielectric film thickness to increase the fixed capacitance in a small area, increase the effective area through the structure of the three-dimensional capacitor, or use a high dielectric constant material. Some conditions, such as forming a dielectric film, must be satisfied.
이에, 반도체장치의 커패시터는 통상적으로 주어진 유전체막의 두께에서 누설 전류가 적어지면 적어질수록 파괴 전압이 커지면 커질수록 좋은 유전체막을 얻지만, 유전체막의 두께가 100Å 이하로 박막화될 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하되기 때문에 이 방법은 한계가 있다.Therefore, a capacitor of a semiconductor device generally obtains a better dielectric film with a smaller leakage current at a given thickness of a dielectric film, and a larger breakdown voltage. -Nordheim) This method is limited because the leakage current is increased by tunneling, which lowers the reliability.
그리고, 고집적화 메모리장치의 좁은 면적에서도 고정전용량의 확보가 충분히 이루어질 수 있도록 메모리 셀의 커패시터에서 높은 유전율을 갖는 물질을 이용하는 방법은 계속 연구중에 있다.In addition, a method of using a material having a high dielectric constant in a capacitor of a memory cell is being studied continuously so that a fixed capacitance can be sufficiently secured even in a narrow area of a highly integrated memory device.
마지막으로, 커패시터의 유효 면적을 증가시키기 위해서 3차원 구조로 스토리지노드 전극의 단면적을 증가시키는 방법이 주로 이용되고 있다. 이에, 스토리지노드 전극의 표면을 요철(凹凸) 형태로 만들어 그 단면적을 증가시키는 방법이 있다. 그 예로서 선택적 준안정성 폴리실리콘 형성(Metastable Poly Silicon: 이하 선택적 MPS라 칭함) 공정이 있다.Finally, in order to increase the effective area of the capacitor, a method of increasing the cross-sectional area of the storage node electrode in a three-dimensional structure is mainly used. Accordingly, there is a method of increasing the cross-sectional area of the storage node by making the surface of the electrode irregular. An example is the selective metastable polysilicon formation (hereinafter referred to as selective MPS) process.
도 1은 종래 기술의 고집적 반도체장치에서 요철 표면을 갖는 스토리지노드 전극 사이의 단락을 나타낸 단면로서, 이를 참조하여 준안정폴리실리콘 형성공정에 의해 증가된 단면적을 갖는 스토리지노드 전극 제조 과정과 그 문제점을 설명하고자 한다.1 is a cross-sectional view showing a short circuit between storage node electrodes having a concave-convex surface in a high-density semiconductor device according to the related art. I will explain.
우선, 필드 산화막(12)이 형성된 반도체기판에 일련의 소자 공정으로 게이트산화막(14), 게이트전극(16), 스페이서(18) 및 소스/드레인 영역(20a,20b)을 갖는 셀 트랜지스터를 형성한다. 그리고, 상기 결과물에 층간 절연막(22)을 형성한 후에 소스/드레인 영역(20a,20b) 중 어느 한 영역에 접하도록 콘택 플러그(26) 및 비트라인(24)을 형성한다.First, a cell transistor having a gate oxide film 14, a gate electrode 16, a spacer 18, and source / drain regions 20a and 20b is formed on a semiconductor substrate on which the field oxide film 12 is formed in a series of device processes. . After the interlayer insulating layer 22 is formed on the resultant, the contact plug 26 and the bit line 24 are formed to be in contact with any one of the source / drain regions 20a and 20b.
그 다음, 층간 절연막을 더 증착하고 소스/드레인 영역(20a,20b) 중 다른 영역과 접하도록 콘택 플러그(26)을 형성한다. 이어 상기 콘택 플러그(26)에 연결되도록 스토리지노드 전극(28)을 형성한다. 도 1에서는 높은 정전용량을 확보하기 위해서 스토리지노드 전극(28)의 구조를 실린더(cilynder) 형태로 채택하였다.Then, the interlayer insulating film is further deposited and the contact plug 26 is formed to contact the other of the source / drain regions 20a and 20b. Then, the storage node electrode 28 is formed to be connected to the contact plug 26. In FIG. 1, the structure of the storage node electrode 28 is adopted in the form of a cylinder to secure high capacitance.
그리고, 스토리지노드 전극(28)의 단면적을 증가시키고자 선택적 MPS을 실시하여 도프트 폴리실리콘으로 이루어진 스토리지노드 전극(28)의 표면에 요철(30)을 형성한다.In order to increase the cross-sectional area of the storage node electrode 28, selective MPS is performed to form the unevenness 30 on the surface of the storage node electrode 28 made of doped polysilicon.
이러한 종래 기술에 의한 스토리지노드 전극의 제조 방법은, 커패시터의 고용량을 확보하기 위하여 스토리지노드 전극의 단면적을 넓히는 선택적 준안정폴리실리콘 형성공정 공정을 실시할 때 실리콘 그레인이 불균일하게 성장하게 되면 다음과 같은 문제점이 드러나게 된다. 즉, 반도체소자의 축소로 셀과 셀 사이의 공간이 점차 감소되어 스토리지노드 전극 간격이 좁을 경우 반구형 실리콘 그레인들이 브로큰(broken)되면 도면부호 31과 같이, 셀 사이의 스토리지노드 전극에 브릿지(bridge)가 발생하여 소자의 불량으로 인한 반도체장치의 수율을 크게 저하시키게 된다.According to the related art manufacturing method of a storage node electrode, when silicon grains grow unevenly when performing a selective metastable polysilicon forming process of increasing the cross-sectional area of the storage node electrode in order to secure a high capacity of a capacitor, The problem is revealed. That is, when the space between the cells is gradually reduced due to the shrinking of the semiconductor device, and the spacing of the storage node electrodes is narrow, when the hemispherical silicon grains are broken, as shown by reference numeral 31, a bridge is formed between the storage node electrodes between the cells. Is generated to greatly reduce the yield of the semiconductor device due to the defective device.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 실린더 구조를 갖는 커패시터 제조공정시 스토리지노드 전극을 저농도 및 고농도의 비정질 실리콘막으로 도핑 농도를 다르게 함으로써 선택적 준안정폴리실리콘 형성공정시 스토리지노드 전극의 실린더 외측에는 그레인이 없는 평편한 상태이거나 그레인 크기가 작은 요철(또는 요철이 형성되지 않음)구조와 그 내측에는 그레인 크기가 큰 요철 구조로 실리콘을 성장시켜 반구형 실리콘 그레인의 브로큰 현상에 의한 스토리지노드 전극 사이의 브릿지 현상을 막을 수 있는 반도체장치의 스토리지노드 전극 제조방법을 제공하는데 있다.An object of the present invention is to solve the above problems of the prior art by the storage node electrode during the manufacturing process of the capacitor having a cylindrical structure by varying the doping concentration of the low concentration and high concentration amorphous silicon film in the storage of the selective metastable polysilicon forming process Cracks in the hemispherical silicon grains are grown by growing silicon in a flat state with no grain outside the cylinder of the node electrode or with a small grain size (or no irregularities) structure and an inner uneven structure with a large grain size inside. The present invention provides a method for manufacturing a storage node electrode of a semiconductor device capable of preventing a bridge phenomenon between storage node electrodes.
도 1은 종래 기술의 고집적 반도체장치에서 요철 표면을 갖는 스토리지노드 전극 사이의 단락을 나타낸 단면도,1 is a cross-sectional view showing a short circuit between storage node electrodes having a concave-convex surface in a highly integrated semiconductor device of the prior art;
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 스토리지노드 전극 제조방법을 설명하기 위한 공정 순서도,2A to 2D are flowcharts illustrating a method of manufacturing a storage node electrode of a semiconductor device according to the present invention;
도 3은 본 발명에 따른 반도체장치의 스토리지노드 전극 형태를 나타낸 SEM 평면도.Figure 3 is a plan view SEM showing the shape of the storage node electrode of the semiconductor device according to the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
10: 실리콘 기판 12: 필드 산화막10 silicon substrate 12 field oxide film
14: 게이트산화막 16: 게이트전극14: gate oxide film 16: gate electrode
18: 스페이서 20a,20b: 소스/드레인 영역18: spacer 20a, 20b: source / drain region
22: 층간절연막 24,26: 콘택 플러그22: interlayer insulating film 24, 26: contact plug
25: 비트라인 27: 희생산화막25: bit line 27: sacrificial oxide film
40: 고농도 도프트 비정질 실리콘막40: high concentration doped amorphous silicon film
42: 저농도 도프트 비정질 실리콘막42: low concentration doped amorphous silicon film
44: 스토리지노드 전극44: storage node electrode
a: 콘택홀a: contact hole
c: 스토리지노드 전극 외측의 작은 실리콘 그레인c: small silicon grain outside the storage node electrode
d: 스토리지노드 전극 내측의 큰 실리콘 그레인d: large silicon grain inside the storage node electrode
상기 목적을 달성하기 위하여 본 발명은 반도체장치의 커패시터에서 요철표면 형태를 갖는 스토리지노드 전극을 형성함에 있어서, 층간절연막의 콘택홀을 포함한 하부 구조물에 고농도 도프트 비정질 실리콘막 및 저농도 도프트 비정질 실리콘막을 순차적으로 형성하는 단계와, 고농도 도프트 비정질 실리콘막 및 저농도 도프트 비정질 실리콘막을 패터닝하여 스토리지노드 전극 패턴을 형성하는 단계와, 결과물에 선택적 준안정 폴리실리콘 형성 공정을 실시하여 스토리지노드 전극 패턴의 외측 부분을 구성하는 고농도 비정질 실리콘을 그레인이 없거나 그레인 크기가 작은 요철표면으로, 패턴의 내측 부분을 구성하는 저농도 비정질 실리콘을 그레인이 큰 요철 표면을 갖도록 결정화하여 비대칭 요철 표면을 갖는 스토리지노드 전극을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a storage node electrode having a concave-convex surface shape in a capacitor of a semiconductor device, wherein a high concentration doped amorphous silicon film and a low concentration doped amorphous silicon film are formed in a lower structure including a contact hole of an interlayer insulating film. Forming a storage node electrode pattern by sequentially forming a pattern, patterning a high concentration doped amorphous silicon film and a low concentration doped amorphous silicon film, and performing a selective metastable polysilicon forming process on the resultant to form an outer side of the storage node electrode pattern. The high concentration amorphous silicon constituting the portion is a grain-free or small grain size uneven surface, and the low concentration amorphous silicon constituting the inner portion of the pattern is crystallized to have a large uneven surface to form a storage node electrode having an asymmetric uneven surface only It includes.
본 발명의 제조 방법에 있어서, 상기 저농도 도프트 비정질 실리콘막은 P의 도핑 농도를 0∼3.0E20atoms/㎤로 하고, 상기 고농도 도프트 비정질 실리콘막은 P의 도핑 농도를 3.0E20atoms/㎤ 이상으로 한다.In the production method of the present invention, the low concentration doped amorphous silicon film has a doping concentration of P from 0 to 3.0E20 atoms / cm 3, and the high concentration doped amorphous silicon film has a doping concentration of P not less than 3.0E20 atoms / cm 3.
그리고, 본 발명의 제조 방법에 있어서, 상기 고농도 도프트 비정질 실리콘막의 두께는 50Å에서부터 전체 고농도 및 저농도 도프트 비정질 실리콘막 두께의 반 이하로 한다.In the manufacturing method of the present invention, the thickness of the high concentration doped amorphous silicon film is 50 psi or less to half the thickness of the entire high concentration and low concentration doped amorphous silicon film.
또, 본 발명의 제조 방법에 있어서, 상기 고농도 및 저농도 도프트 비정질 실리콘막 증착 공정은 550℃에서 저압 화학기상증착법을 이용하며 그 증착 압력을 5torr 이하로 한다.In the manufacturing method of the present invention, the high concentration and low concentration doped amorphous silicon film deposition process uses a low pressure chemical vapor deposition method at 550 ° C. and the deposition pressure is 5 torr or less.
또한, 본 발명의 제조 방법에 있어서, 상기 고농도 도프트 비정질 실리콘막 및 저농도 도프트 비정질 실리콘막을 순차적으로 형성하는 단계는, 고농도 및 저농도 도프트 비정질 실리콘막을 반복해서 2층 이상 다층으로 형성한다.In the manufacturing method of the present invention, in the step of sequentially forming the high concentration doped amorphous silicon film and the low concentration doped amorphous silicon film, a high concentration and a low concentration doped amorphous silicon film are repeatedly formed in two or more layers.
또한, 본 발명의 제조 방법에 있어서, 상기 선택적 준안정 폴리실리콘 형성 공정을 실시한 후에 스토리지노드 전극의 저항 및 공핍영역을 줄이기 위하여 PH3처리를 실시한다.In the manufacturing method of the present invention, after performing the selective metastable polysilicon forming process, PH 3 treatment is performed to reduce the resistance and depletion region of the storage node electrode.
본 발명에 따르면, 스토리지노드 전극 제조공정시 층간절연막의 콘택홀을 통해서 하부의 기판(또는 콘택전극)과 접하도록 비정질의 도프트 및 언도프트 실리콘막을 순차적으로 증착한다. 그 위에 절연막을 적층하여 스토리지노드의 영역을 확보하기 위한 패턴을 형성하고, 그 패턴 측벽에 비정질의 언도프트 실리콘막을 증착해서 이를 식각하여 사이드월 스페이서를 형성한다.According to the present invention, the amorphous doped and undoped silicon layers are sequentially deposited to contact the lower substrate (or contact electrode) through the contact hole of the interlayer insulating layer during the storage node electrode manufacturing process. An insulating layer is stacked thereon to form a pattern for securing a region of the storage node, and an amorphous undoped silicon film is deposited on the sidewall of the pattern to be etched to form sidewall spacers.
그러므로, 본 발명의 스토리지노드 전극의 제조 방법은, 전극의 단면적을 증가시키기 위한 선택적 준안정폴리실리콘 형성시 그레인이 성장하는데 억제 역할을 하는 불순물이 바깥부위(패턴외측과 사이드웰)에 없기 때문에 균일한 박막 크기를 성장시킬 수 있어 유전체막의 스텝 커버리지가 향상된다.Therefore, the manufacturing method of the storage node electrode of the present invention is uniform because the impurities (outside the pattern and the side well) do not play a role in inhibiting grain growth when forming a selective metastable polysilicon to increase the cross-sectional area of the electrode. One thin film size can be grown to improve the step coverage of the dielectric film.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 스토리지노드 전극 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 커패시터 제조과정은 다음과 같다.2A to 2D are flowcharts illustrating a method of manufacturing a storage node electrode of a semiconductor device according to the present invention. Referring to this, the capacitor manufacturing process of the present invention is as follows.
우선, 도 2a에 도시된 바와 같이 반도체기판으로서 실리콘 기판(10)에 필드 산화막을 형성하여 소자의 활성 영역과 비활성 영역을 정의하고, 그 기판 상부면에 일련의 소자 공정으로 게이트산화막(14), 게이트전극(16), 스페이서(18) 및 소스/드레인 영역(20a,20b)을 갖는 셀 트랜지스터를 형성한다.First, as shown in FIG. 2A, a field oxide film is formed on a silicon substrate 10 as a semiconductor substrate to define an active region and an inactive region of a device, and the gate oxide film 14, A cell transistor having a gate electrode 16, a spacer 18 and source / drain regions 20a and 20b is formed.
그리고, 그 기판(100) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간절연막(22)을 형성한다. 그 다음, 층간절연막(22)내에 콘택홀을 형성하고 도프트 폴리실리콘을 매립한 후에 이를 패터닝하여 소스/드레인 영역(20a,20b) 중 어느 한 영역에 접하는 콘택 플러그(24) 및 비트라인(25)을 형성한다.Then, the interlayer insulating film 22 is formed by depositing a material selected from USG (Undoped Silicate Glass), BPSG (Boro Phospho Silicate Glass) and SiON on the entire surface of the substrate 100 and performing a chemical mechanical polishing process. do. Then, contact holes 24 and bit lines 25 are formed in the interlayer insulating film 22, and the doped polysilicon is buried and then patterned to contact one of the source / drain regions 20a and 20b. ).
그 다음, 상기 결과물에 층간 절연막(22)을 더 증착하고 콘택홀을 형성한 후에 도프트 폴리실리콘을 매립/연마하여 소스/드레인 영역(20a,20b) 중 다른 영역과 접하도록 콘택 플러그(26)를 형성한다. 이어서, 상기 결과물에 실린더 구조의 스토리지노드 전극을 형성하기 위해서 희생산화막(27)을 형성하고 이 막(27)내에 콘택홀(a)을 형성한다.Then, the interlayer insulating film 22 is further deposited on the resultant, and after forming the contact hole, the contact plug 26 is buried / polished to contact the other regions of the source / drain regions 20a and 20b. To form. Subsequently, a sacrificial oxide film 27 is formed in the resultant product to form a storage node electrode having a cylindrical structure, and a contact hole a is formed in the film 27.
도 2b에 도시된 바와 같이, 본 발명의 제조 방법에 따라 고농도 및 저농도의 도프트 비정질 실리콘막(40,42)을 순차 증착한다. 여기서, 상기 실리콘막(40,42)의 증착공정은 저압 화학기상증착장비를 이용하며 반응 챔버의 온도를 400℃∼570℃로 하며 반응챔버의 압력을 0.1∼5.0Torr 조건으로 한다. 그리고, 고농도 도프트 비정질 실리콘막(40)은 P의 도핑 농도를 3.0E20atoms/㎤ 이상으로 하고, 저농도 도프트 비정질 실리콘막(42)은 P의 도핑 농도를 0∼3.0E20atoms/㎤로 한다.As shown in FIG. 2B, high-density and low-concentration doped amorphous silicon films 40 and 42 are sequentially deposited in accordance with the manufacturing method of the present invention. Here, the deposition process of the silicon film (40, 42) uses a low-pressure chemical vapor deposition equipment, the temperature of the reaction chamber is 400 ℃ to 570 ℃ and the pressure of the reaction chamber to 0.1 to 5.0 Torr conditions. The high concentration doped amorphous silicon film 40 sets the doping concentration of P to 3.0E20 atoms / cm 3 or more, and the low concentration doped amorphous silicon film 42 sets the doping concentration of P to 0 to 3.0E20 atoms / cm 3.
본 실시예에서는 이 비정질 실리콘막(40,42)을 2층으로 하였지만, 상기 고농도 및 저농도 조건에서 그 농도차를 다르게 하여 2층 이상 다층으로 도프트 비정질 실리콘막을 형성할 수 있다. 그리고, 농도 차가 다른 2층 이상의 도프트 비정질 실리콘막을 증착할 때 그 증착 조건인 온도 및 압력을 다르게 할 수 있다.In this embodiment, the amorphous silicon films 40 and 42 are made of two layers, but the dopant amorphous silicon films can be formed in two or more layers by varying the concentration difference under the high and low concentration conditions. In addition, when depositing two or more doped amorphous silicon films having different concentration differences, the deposition conditions may be different in temperature and pressure.
이어서, 도 2c에 도시된 바와 같이, 상기 결과물에 연마 공정을 실시하여 희생산화막(27) 표면이 드러날때까지 고농도 및 저농도 도프트 비정질 실리콘막(40,42)을 연마하여 실린더 구조의 스토리지노드 전극 패턴을 형성한다.Subsequently, as shown in FIG. 2C, the resultant polishing process is performed to polish the high and low concentration doped amorphous silicon films 40 and 42 until the surface of the sacrificial oxide film 27 is exposed. Form a pattern.
그 다음, 상기 희생산화막(27)을 선택적으로 제거한다.Thereafter, the sacrificial oxide film 27 is selectively removed.
도 2d에 도시된 바와 같이, 상기 결과물에 선택적 준안정폴리실리콘 형성공정을 실시하여 스토리지노드 전극 패턴(44)의 외측 부분(d)을 구성하는 고농도 비정질 실리콘을 그레인이 없어 평편한 상태이거나 그레인 크기가 작은 요철표면으로, 패턴(44)의 내측 부분(c)을 구성하는 저농도 비정질 실리콘을 그레인이 큰 요철 표면을 갖도록 비정질 실리콘을 결정화하여 비대칭 요철 표면을 갖는 스토리지노드 전극을 형성한다.As shown in FIG. 2D, the resultant metastable polysilicon forming process is performed on the resultant, so that the highly concentrated amorphous silicon constituting the outer portion d of the storage node electrode pattern 44 has no grains and is flat or grain size. With the small uneven surface, the low concentration amorphous silicon constituting the inner portion c of the pattern 44 is crystallized so that the amorphous silicon has a large uneven surface, thereby forming a storage node electrode having an asymmetric uneven surface.
그리고, 상기 선택적 준안정폴리실리콘 형성공정에 의해 스토리지노드 전극내에 P가 부족하여 저항 및 공핍영역을 줄이기 위하여 인시튜(in-situ)로 PH3도핑을 추가 실시한다.In addition, PH 3 doping is further performed in-situ in order to reduce the resistance and depletion region because P is insufficient in the storage node electrode by the selective metastable polysilicon forming process.
이후, 도면에 도시되지는 않았지만, 본 발명의 스토리지노드 전극(44)이 형성된 기판에 통상의 유전체박막 및 플레이트노드 전극 제조 공정을 실시하여 커패시터를 완성한다.Subsequently, although not shown in the drawings, a capacitor is completed by performing a conventional dielectric thin film and plate node electrode manufacturing process on a substrate on which the storage node electrode 44 of the present invention is formed.
도 3은 본 발명에 따른 반도체장치의 스토리지노드 전극 형태를 나타낸 SEM 평면도로서, 본 발명의 스토리지노드 전극 제조 공정시 도핑 농도 차이를 이용하여 상기 스토리지노드 전극(44)의 외측에는 그레인 크기가 큰 반구형 실리콘 요철을 갖고 그 내측에는 그레인 크기가 아주 작은 형태의 반구형 실리콘 요철을 갖기 때문에 실리콘 그레인 브로큰 현상에 의한 스토리지노드 전극 사이의 브릿지 현상을 개선할 수 있다.3 is a SEM plan view showing the shape of the storage node electrode of the semiconductor device according to the present invention. Since silicon has irregularities and hemispherical silicon irregularities having a very small grain size, the bridge phenomenon between the storage node electrodes due to the silicon grain broken phenomenon can be improved.
본 발명에 따른 스토리지노드 전극 제조방법을 이용하게 되면, 스토리지노드 전극의 물질을 단 한가지 농도의 비정질 실리콘을 사용하는 대신에 고농도 및 저농도 도프트 비정질 실리콘을 이용함으로써 선택적 준안정폴리실리콘 형성공정시 스토리지노드 전극의 외측 부분에서는 선택적 준안정폴리실리콘 형성이 이루어지지 않거나 작은 그레인의 요철 표면을 얻을 수 있고 스토리지노드 전극의 내측 부분에서는 큰 그레인의 요철 표면을 얻을 수 있어 셀 사이의 스토리지노드 전극의 그레인 브로큰 현상을 막을 수 있는 효과 있다.When using the storage node electrode manufacturing method according to the present invention, by using a high concentration and low concentration doped amorphous silicon instead of using a single concentration of amorphous silicon material of the storage node electrode storage in the selective metastable polysilicon forming process Selective metastable polysilicon formation does not occur at the outer portion of the node electrode or a small grain uneven surface can be obtained and a large grain uneven surface can be obtained at the inner portion of the storage node electrode so that the grain of the storage node electrode between cells is broken. It is effective to prevent the phenomenon.
따라서, 본 발명은 고집적 및 고용량 커패시터 제조 공정시 스토리지노드 단락을 막을 수 있어 제조 수율과 그 신뢰성을 높일 수 있는 이점이 있다.Therefore, the present invention can prevent the short circuit of the storage node during the high-density and high-capacitor capacitor manufacturing process, there is an advantage that can improve the manufacturing yield and reliability.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067137A KR100338822B1 (en) | 1999-12-30 | 1999-12-30 | Method of forming storage node electorde in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067137A KR100338822B1 (en) | 1999-12-30 | 1999-12-30 | Method of forming storage node electorde in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010059616A KR20010059616A (en) | 2001-07-06 |
| KR100338822B1 true KR100338822B1 (en) | 2002-05-31 |
Family
ID=19634255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067137A KR100338822B1 (en) | 1999-12-30 | 1999-12-30 | Method of forming storage node electorde in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100338822B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818074B1 (en) * | 2001-12-07 | 2008-03-31 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor device |
| KR100825020B1 (en) * | 2001-12-29 | 2008-04-24 | 주식회사 하이닉스반도체 | Method of manufacturing capacitor for semiconductor memory device |
| US10692872B2 (en) * | 2017-12-12 | 2020-06-23 | Varian Semiconductor Equipment Associates, Inc. | Device structure for forming semiconductor device having angled contacts |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1022474A (en) * | 1996-07-05 | 1998-01-23 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| KR19980048860A (en) * | 1996-12-18 | 1998-09-15 | 김광호 | Capacitor Manufacturing Method of Semiconductor Device |
| JPH10335607A (en) * | 1997-06-05 | 1998-12-18 | Nec Corp | Manufacture of semiconductor device |
| JPH11150249A (en) * | 1997-11-16 | 1999-06-02 | Anelva Corp | Forming method of uneven polysilicon layer and substrate treatment device used by the same and semiconductor memory device |
| JPH11214661A (en) * | 1997-11-11 | 1999-08-06 | Nec Corp | Manufacture of hsg-containing capacitor |
| JPH11238857A (en) * | 1998-02-19 | 1999-08-31 | Nec Corp | Semiconductor device and its manufacture |
-
1999
- 1999-12-30 KR KR1019990067137A patent/KR100338822B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1022474A (en) * | 1996-07-05 | 1998-01-23 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| KR19980048860A (en) * | 1996-12-18 | 1998-09-15 | 김광호 | Capacitor Manufacturing Method of Semiconductor Device |
| JPH10335607A (en) * | 1997-06-05 | 1998-12-18 | Nec Corp | Manufacture of semiconductor device |
| JPH11214661A (en) * | 1997-11-11 | 1999-08-06 | Nec Corp | Manufacture of hsg-containing capacitor |
| JPH11150249A (en) * | 1997-11-16 | 1999-06-02 | Anelva Corp | Forming method of uneven polysilicon layer and substrate treatment device used by the same and semiconductor memory device |
| JPH11238857A (en) * | 1998-02-19 | 1999-08-31 | Nec Corp | Semiconductor device and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010059616A (en) | 2001-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6316275B2 (en) | Method for fabricating a semiconductor component | |
| KR100259039B1 (en) | Capacitor maunfacturing method of semi-conductor device | |
| KR100338822B1 (en) | Method of forming storage node electorde in semiconductor device | |
| KR20010059517A (en) | Method for forming cylinder type bottom electrode intergrated memory device | |
| KR100505679B1 (en) | Semiconductor memory device and method for manufacturing the same | |
| KR100351455B1 (en) | Method of forming storge node in semiconductor device | |
| KR20010008604A (en) | Method of forming bottom electrode of capacitor in high integrated semiconductor device | |
| KR100305075B1 (en) | Formation method of capacitor of semiconductor device | |
| KR100632588B1 (en) | Capacitor Manufacturing Method of Semiconductor Device | |
| KR20010057935A (en) | Method of forming bottom electrode of capacitor in high integrated memory device | |
| KR100338818B1 (en) | Method of forming capacitor of storage node in semiconductor device | |
| KR100504434B1 (en) | Method of forming capacitor | |
| KR100445063B1 (en) | Formation method for capacitor in semiconductor device | |
| KR100384843B1 (en) | Method for fabricating capacitor | |
| KR950011644B1 (en) | Method of fabricating a storage node of a capacitor | |
| KR20010008584A (en) | Method of forming capacitor in high integrated semiconductor device | |
| US6204121B1 (en) | Method for bottom electrode of capacitor | |
| KR100307967B1 (en) | Mehtod of forming IPO layer of MML device | |
| KR100574473B1 (en) | Capacitor Manufacturing Method of Semiconductor Device_ | |
| KR100636661B1 (en) | Method for forming high reliability capacitor | |
| KR100865545B1 (en) | Method for forming capacitor of semiconductor device | |
| KR100517908B1 (en) | Semiconductor memory device and method for manufacturing the same | |
| KR100483627B1 (en) | Forming method for capacitor of semiconductor device | |
| KR100363698B1 (en) | Method For Forming The Charge Storage Node Of Capacitor | |
| KR100499406B1 (en) | method for fabricating capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100423 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |