KR100305075B1 - Formation method of capacitor of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조공정에 있어서의 커패시터를 제조하는 방법에 관한 것으로 다결정실리콘과 비결정실리콘의 이중구조로 실리콘을 증착한 후 SMPS(Selective Metaphase Poly-Silicon)를 형성함으로써 표면적이 증대된 구조의 전하저장 전극을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법이다. 본 발명의 제조방법에 따라 반도체 소자 제조공정에서의 커패시터를 제조함으로써 기존의 방식보다 디펙트 발생률을 감소시키며 저장전극내의 도펀트 공핍(dopant depletion)에 의한 캐퍼시턴스 감소 문제도 해결할 수 있을 뿐만 아니라, 0.16μm이하의 디자인룰(design rule)을 갖는 고집적 소자 구현에 적합한 안정적인 커패시터 프로세스로 충분한 공간을 확보하여 셀간의 브릿지 발생률을 감소시키며 커패시턴스 확보에도 유리하여 리프레쉬(refresh)특성 등 소자특성을 개선시키는 효과를 나타낸다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor in a manufacturing process of a semiconductor device. After depositing silicon in a dual structure of polycrystalline silicon and amorphous silicon, the surface area is increased by forming SMPS (Selective Metaphase Poly-Silicon). A capacitor manufacturing method of a semiconductor device, characterized in that to form a charge storage electrode. By manufacturing the capacitor in the semiconductor device manufacturing process according to the manufacturing method of the present invention can reduce the defect generation rate than the conventional method and can also solve the problem of capacitance reduction due to dopant depletion in the storage electrode, Stable capacitor process suitable for the implementation of highly integrated devices with a design rule of 0.16μm or less, sufficient space is secured, reducing the incidence of bridges between cells, and it is also advantageous for securing capacitance, improving the device characteristics such as refresh characteristics. Indicates.
Description
본 발명은 반도체 소자의 제조 공정에 있어서의 커패시터를 제조하는 방법에 관한 것으로 결정질/비결정질에 따라 선택비를 가지고 울퉁불퉁한 표면의 실리콘(rugged surface Si)이 형성되는 기술을 이용하여 표면적이 증대된 구조의 전하 저장 전극을 형성하는 것을 특징으로 하는 커패시터의 제조방법이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor in a semiconductor device manufacturing process. The surface area is increased by using a technology in which a rugged surface Si is formed with a selectivity according to crystalline / amorphous properties. A method of manufacturing a capacitor, characterized in that to form a charge storage electrode.
디램(Dynamic Random Access Memory; DRAM)을 비롯한 반도체 소자에서 집적도가 높아짐에 따라 셀(cell)의 면적은 급격하게 축소되나, 소자의 특성을 일정하게 유지하기 위하여, 설계상의 셀 면적이 작아짐에도 불구하고 셀의 동작 및 신뢰성 확보를 위해 동작에 필요한 일정량 이상의 커패시턴스(정전용량; capacitance)를 유지해야 하는 어려움이 발생하였다.In semiconductor devices, including DRAMs (DRAMs), as the degree of integration increases, the area of cells decreases rapidly, but in order to keep the characteristics of the device constant, the cell area of the design decreases. In order to secure the operation and reliability of the cell, there is a difficulty in maintaining a capacitance or capacitance required for operation.
이와 같은 문제점을 해결하기 위하여 3차원의 복잡한 커패시터 전극(capacitor electrode)구조에 NO 다중막(multi-layer)을 채용한 구조를 도입하여 Tox를 감소 시키거나 또는 Ta2O5, BST등과 같은 고유전율의 특성을 갖는 박막 재료를 개발하고 있으나, 이들 고유전율의 특성을 갖는 박막 재료는 DRAM과 같은 소자에 적용하기에는 아직 공정마진 문제와 리키지(leakage)문제 등 해결하여야 할 문제점이 많다.In order to solve this problem, by adopting a structure that adopts NO multi-layer in the three-dimensional complex capacitor electrode structure, it reduces T ox or inherent such as Ta 2 O 5 , BST, etc. Although thin film materials having electric properties are being developed, the thin film materials having high electric properties have many problems to be solved, such as process margin problems and leakage problems, to be applied to devices such as DRAM.
이에 따라 최근에 가장 가능성이 있는 해결책으로 제시되고 있는 것 중의 하나로서 반구형(HSG; Hemi Spherical Grain) 다결정 실리콘 박막의 제조 방법이 있는데, 이는 다결정 폴리실리콘 박막의 미세구조특성을 이용하여 전극으로 사용되는 실리콘 박막만 선택적으로 표면을 요철화시켜 박막의 표면적을 증가시키는 공정(Selective HemiSpherical Grained-Si = Selective Metaphase Poly-Si : 이하 SMPS라 함)이 개발되어 이용되고 있다.Accordingly, one of the most promising solutions has recently been proposed as a method of manufacturing a hemispherical (HSG) polycrystalline silicon thin film, which is used as an electrode using the microstructure of the polycrystalline polysilicon thin film. Only a silicon thin film is selectively used to increase the surface area of the thin film by selectively roughening the surface (Selective HemiSpherical Grained-Si = Selective Metaphase Poly-Si: hereinafter referred to as SMPS).
256M DRAM이상의 고집적 반도체 소자에서 커패시터간의 MPS 그레인(grain; 요철)에 의한 브릿지(bridge)를 방지하기 위해서 Inner MPS Cylinder(이하 IMC라 함)구조를 채용하여 커패시터를 형성하고 있는데 MPS의 형성 이후의 커패시터 형성 공정에 의한 MPS 그레인의 커팅(Cutting)과 디펙트(defect;결함)발생등에 의한 브릿지성 불량 발생 가능성 및 이에 의한 수율 감소 등이 문제점으로 남아 있다.In order to prevent bridges due to MPS grain between capacitors in high-integration semiconductor devices of 256M DRAM or more, capacitors are formed using an inner MPS cylinder (hereinafter referred to as IMC) structure. The possibility of bridging failure due to cutting and defect generation of MPS grains by the forming process, and a decrease in yield thereof remain as problems.
본 발명의 목적은 상기한 바와 같은 문제점을 해결하기 위하여 다결정실리콘과 비정질실리콘의 이중구조로 증착하여 SMPS를 형성함으로써 기존의 방식보다 디펙트 발생율을 감소시키며 저장전극내의 도펀트 공핍(dopant deplition)에 의한 커패시턴스의 감소 문제도 해결할 수 있는 신규한 커패시터의 제조방법을 제공하고자 하는 데에 있다.An object of the present invention is to form a SMPS by depositing a dual structure of polysilicon and amorphous silicon in order to solve the problems described above to reduce the defect occurrence rate than the conventional method and by the dopant deplition in the storage electrode It is an object of the present invention to provide a novel method for manufacturing a capacitor that can solve the problem of capacitance reduction.
도 1은 반도체 기판에 절연층을 증착한 단계,1 is a step of depositing an insulating layer on a semiconductor substrate,
도 2는 상기 절연층에 커패시터 모양으로 패터닝한 단계,2 is a step of patterning a capacitor in the insulating layer,
도 3은 저장전극의 폴리실리콘과 비정질실리콘의 이중막을 증착하여 커패시터 모양을 형성한 단계,3 is a step of forming a capacitor shape by depositing a double layer of polysilicon and amorphous silicon of the storage electrode,
도 4는 SMPS가 형성된 단계를 각각 도시한 도면이다.4 is a diagram illustrating the steps of forming the SMPS, respectively.
* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing
101 : 이전 공정을 거친 반도체 기판101: semiconductor substrate subjected to the previous process
102 : 절연막 (층간 산화막; IPO; Inter Poly Oxide)102: insulating film (interlayer oxide film; IPO; Inter Poly Oxide)
103 : 절연물질 (Insulator material)103: Insulator material
301 : 인-시튜 도프트 폴리 실리콘 막(in-situ doped poly-Si layer)301: in-situ doped poly-Si layer
302 : 비정질 실리콘 막(amorphous Si layer)302: amorphous Si layer
401 : SMPS(Selective Metaphase Poly-Si)401: SMPS (Selective Metaphase Poly-Si)
상기 목적을 달성하기 위하여 본 발명은The present invention to achieve the above object
소정의 공정을 거친 반도체 기판위에 절연층을 형성시키는 제 1 단계;A first step of forming an insulating layer on the semiconductor substrate which has been subjected to a predetermined process;
절연층을 패터닝하여 반도체 기판과 차후에 형성되는 저장전극막과 연결시키는 부분을 식각시켜 오픈시키는 제 2 단계;A second step of patterning the insulating layer to etch and open a portion connecting the semiconductor substrate to a storage electrode film formed later;
커패시터 영역에 제 1 절연물질을 증착하고 패터닝하는 제 3 단계;Depositing and patterning a first insulating material in the capacitor region;
상기 전체 구조의 상부에 일정두께의 인-시튜 도프트 폴리실리콘(in-situ doped poly Si)을 증착하고 연속하여 비정질 실리콘을 증착하는 제 4 단계;Depositing a constant thickness of in-situ doped polysilicon on top of the overall structure and subsequently depositing amorphous silicon;
커패시터 내부를 제 2 절연물질로 채우고 화학기계적 연마 방법(CMP) 또는 역식각(etch-back)공정을 거쳐 저장전극 부분을 각 셀로 분리시키는 제 5 단계;Filling the inside of the capacitor with a second insulating material and separating the storage electrode into each cell through a chemical mechanical polishing method (CMP) or an etch-back process;
실리콘에 대하여 선택비가 있는 식각방법으로 커패시터 내/외부의 제 1 및 제 2 절연물질을 식각해내는 제 6 단계; 및A sixth step of etching the first and second insulating materials inside / outside the capacitor by an etching method having a selectivity to silicon; And
비정질 실리콘 표면에 실리콘 씨드(seed)를 형성시키고 어닐링하여 실리콘 내부에만 반구형 실리콘 그레인을 형성하는 제 7 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 제조 공정에서의 커패시터 제조방법을 제공한다.And a seventh step of forming a silicon seed on the surface of the amorphous silicon and annealing to form a hemispherical silicon grain only inside the silicon.
본 발명에 따른 커패시터의 제조 방법에 있어서, 층간 산화막 또는 절연막은 BPSG(Boron Phosphorus Silicate Glass), BSG, PSG등의 도프트(doped) 실리콘 산화막 또는 HTO(High Temperature Oxide)와 같은 증착산화막을 이용하는 것이 바람직하다.In the method of manufacturing a capacitor according to the present invention, the interlayer oxide film or the insulating film may be formed of a doped silicon oxide film such as BPSG (Boron Phosphorus Silicate Glass), BSG, PSG, or a deposition oxide film such as HTO (High Temperature Oxide). desirable.
본 발명에 따른 커패시터의 제조 방법에 있어서, 커패시터 영역에 증착하는 절연물질은 패터닝이 용이한 절연물질로 BPSG, PSG, USG(Undoped Silicate Glass), HDP(High Density Plasma oxide), MTO(Medium Temperature Oxide), SOG(Spin OnGlass)의 단층구조나 실리콘나이트라이드(Si3N4) 또는 실리콘옥시나이트라이드 (SiOxNy)를 추가한 이중구조로 하는 것이 바람직하다.In the method of manufacturing a capacitor according to the present invention, the insulating material deposited on the capacitor region is an insulating material that is easily patterned, and includes BPSG, PSG, Undoped Silicate Glass (USG), High Density Plasma oxide (HDP), and Medium Temperature Oxide (MTO). ), A single layer structure of spin on glass (SOG), or a double structure in which silicon nitride (Si 3 N 4 ) or silicon oxynitride (SiO x N y ) is added.
본 발명에 따른 커패시터의 제조 방법에 있어서, 불순물이 함유된 폴리실리콘 및 비정질실리콘막의 형성은 화학기상증착방법(Chemical Vapor Deposition)으로 하는것이 바람직하며, 또한 상기 폴리실리콘은 결정화가 일어나는 온도 이상의 온도와 압력에서 이루어지는 것이 바람직하고, 인-시튜(in-situ) 도프트 폴리 실리콘막의 도펀트 농도는 1E20 atoms/cc이상으로 하는 것이 바람직하다.In the method of manufacturing a capacitor according to the present invention, the polysilicon and the amorphous silicon film containing impurities are preferably formed by chemical vapor deposition (Chemical Vapor Deposition), and the polysilicon may be formed at a temperature above the temperature at which crystallization occurs. It is preferable to make it at the pressure, and it is preferable that the dopant concentration of an in-situ doped polysilicon film is 1E20 atoms / cc or more.
본 발명에 따른 커패시터의 제조 방법에 있어서, 비정질실리콘막의 형성은 폴리실리콘막의 형성이 완료되는 즉시 반도체 기판을 그대로 반응로에 두고 온도를 낮추어 비정질 실리콘막이 형성되는 온도를 유지하도록 하여 증착하는 것이 바람직하다.In the method of manufacturing a capacitor according to the present invention, it is preferable to form an amorphous silicon film by depositing the semiconductor substrate in a reactor and lowering the temperature to maintain the temperature at which the amorphous silicon film is formed as soon as the formation of the polysilicon film is completed. .
본 발명에 따른 커패시터의 제조 방법에 있어서, 상기 비정질 실리콘막의 형성은 인-시튜 도프트 폴리 실리콘 막의 형성이 완료된 후 세정공정을 거쳐 표면의 산화막이나 오염물질을 제거한 후 비정질 실리콘막을 증착하는 것이 바람직하다.In the method of manufacturing a capacitor according to the present invention, the amorphous silicon film is preferably formed by depositing an amorphous silicon film after removing an oxide film or contaminants on the surface through a cleaning process after the formation of the in-situ doped polysilicon film is completed. .
본 발명에 따른 커패시터의 제조 방법에 있어서, 상기 비정질 실리콘 막의 형성은 인-시튜 도프트 실리콘막의 형성이 완료된 후 1 mTorr 이하의 진공상태의 트랜스퍼(Transfer)를 이용하여 이미 온도를 낮춘 CVD장비에서 비정질 실리콘을 증착하는 것이 바람직하다.In the method of manufacturing a capacitor according to the present invention, the formation of the amorphous silicon film is performed in an amorphous CVD device having already lowered the temperature by using a vacuum transfer of 1 mTorr or less after the formation of the in-situ doped silicon film is completed. It is desirable to deposit silicon.
본 발명에 따른 커패시터의 제조 방법에 있어서, 상기 비정질 실리콘 막은불순물을 주입하지 않거나 불순물의 농도가 1E20 atoms/cc이하가 되도록 하는 것이 바람직하다.In the method of manufacturing a capacitor according to the present invention, it is preferable that the amorphous silicon film is not infused with impurities or has a concentration of impurities of 1E20 atoms / cc or less.
본 발명에 따른 커패시터의 제조 방법에 있어서, MPS의 형성시 실리콘 씨드의 원료 기체로 SiH4또는 Si2H6기체를 실리콘 막에만 씨드가 형성되도록 플로우 속도와 주입량을 조절하여 공급하는 것이 바람직하며, 상기 과정에서의 압력은 10-4torr이하의 고진공 상태로, 온도는 500℃이상의 온도를 유지하여 씨딩(seeding) 및 어닐링 단계를 진행시키는 것이 바람직하다.In the manufacturing method of the capacitor according to the present invention, it is preferable to supply the SiH 4 or Si 2 H 6 gas by controlling the flow rate and the injection amount so that the seed is formed only on the silicon film as the raw material gas of the silicon seed when the MPS is formed, In the above process, the pressure is in a high vacuum state of 10 −4 torr or less, and the temperature is preferably maintained at a temperature of 500 ° C. or higher to proceed the seeding and annealing steps.
본 발명에 따른 커패시터의 제조 방법에 있어서, 상기 비정질 실리콘막의 형성은 인-시튜(in-situ) 도프트(doped) 폴리실리콘막의 형성 후 표면이 다른 물질로 오염되지 않은 상태에서 온도가 낮은 다른 반응로로 옮겨 증착할 수 있다.In the method of manufacturing a capacitor according to the present invention, the formation of the amorphous silicon film may be performed after the formation of an in-situ doped polysilicon film. It can be transferred to a furnace for deposition.
본 발명에 따른 커패시터의 제조방법에 있어서, 절연물잘을 식각해내는 제 6 단계 이후 산화물 식각용액(oxide echant)으로 실리콘 표면의 산화막 또는 자연산화막을 제거하는 단계를 더 구비하는 것이 바람직하다.In the method of manufacturing a capacitor according to the present invention, it is preferable to further include removing an oxide film or a natural oxide film on a silicon surface with an oxide etching solution after a sixth step of etching the insulating well.
상기한 바와 같은 제조방법에 의하여 비정질 실리콘 표면에 형성된 실리콘 씨드를 중심으로 표면 이동하여 표면적이 증가된 요철을 갖는 실리콘(rugged Si) 즉, MPS를 형성하여 반도체 소자에서 전하저장 특성과 셀간의 브릿지 발생을 개선시킨 IMC(Inner MPS Cylinder)모양의 전하 저장 전극을 제조할 수 있다.By the manufacturing method as described above, the surface move around the silicon seed formed on the surface of the amorphous silicon to form a silicon (rugged Si), ie, MPS having an increased surface area, thereby generating charge storage characteristics and bridges between cells in a semiconductor device. The improved charge storage electrode of the IMC (Inner MPS Cylinder) shape can be manufactured.
상기 과정에 의한 커패시터의 제조공정을 좀 더 구체적으로 살펴보면, 제 1 단계에서는 실리콘 기판상에 저장전극(Storage Node)을 형성시키기 위하여 층간 절연막을 증착시키며, 제 2 단계에서는 소자의 동작이 가능한 위치에 마스크 (masking)공정 및 에칭(etching)공정을 실시하여 콘택홀(contact hole)을 형성한다. 제 3 단계에서는 CVD 옥사이드 등의 유전물질을 커패시터 전극과의 접합부분위에 커패시터 높이만큼 증착하고 패터닝 공정(마스크 공정과 에칭공정)을 실시하여 커패시터 전극으로 사용할 부분만을 디파인(difine)하여 에치한다.Looking at the manufacturing process of the capacitor by the above process in more detail, in the first step is to deposit an interlayer insulating film to form a storage node (Storage Node) on the silicon substrate, in the second step to the position where the operation of the device A contact hole is formed by performing a masking process and an etching process. In the third step, a dielectric material such as CVD oxide is deposited on the junction with the capacitor electrode by the height of the capacitor, and the patterning process (mask process and etching process) is performed to define and etch only the portion to be used as the capacitor electrode.
제 4 단계에서는 하부전극(bottom electrode)으로 사용할 폴리 실리콘의 증착시키는데 폴리실리콘과 비정질 실리콘과의 이중구조로 증착하는 과정으로 우선 폴리실리콘을 증착하고 공기와의 접촉을 차단한 채 반응로의 온도를 낮추어 비정질 실리콘을 증착한다.In the fourth step, polysilicon is deposited as a bottom electrode. Polysilicon and amorphous silicon are deposited in a double structure. First, polysilicon is deposited and the temperature of the reactor is blocked while blocking contact with air. Lower to deposit amorphous silicon.
제 5 단계에서는 커패시터 내부를 절연물질로 채우고 적절한 후속공정을 거친 후 커패시터 부분이 서로 절연되도록 하기 위한 CMP 또는 에치백(etch-back)공정을 실시한다.In the fifth step, a CMP or etch-back process is performed to fill the inside of the capacitor with an insulating material and to pass the appropriate subsequent steps to insulate the capacitor parts from each other.
제 6 단계에서는 상기 과정 이후 커패시터 안과 밖의 물질을 제거하여 실린더 커패시터 모양을 형성하며, 제 7 단계에서는 세정공정으로 산화물 식각용액(oxide echant)을 이용하여 실리콘막 표면의 산화막을 제거한다.In the sixth step, after the process, the material inside and outside the capacitor is removed to form a cylinder capacitor shape. In the seventh step, the oxide film on the surface of the silicon film is removed by using an oxide etch solution.
제 8 단계에서는 전극으로 사용할 실리콘 표면의 산화막이 없는 상태에서 적절한 온도 및 고진공상태에서 SiH4및 Si2H6기체를 주입하여 실리콘 씨드(seed)를형성한 후 어닐링 과정을 실시하며 이 때 비정질실리콘 표면의 원자가 고진공상태에서 어닐링에 의하여 형성된 씨드를 중심으로 표면 이동하여 표면적이 증가된 요철을 갖는 실리콘(rugged Si) 즉, SMPS를 형성한다.In the eighth step, the silicon seed is formed by injecting SiH 4 and Si 2 H 6 gas at an appropriate temperature and high vacuum in the absence of an oxide film on the silicon surface to be used as an electrode, followed by annealing. The atoms of the surface are surface-shifted around the seed formed by annealing in a high vacuum state to form rugged Si, that is, SMPS, having an increased surface area.
상기 과정에서 SMPS는 폴리실리콘이 증착된 면, 즉 실린더의 외벽에는 형성되지 않고 비정질 실리콘이 증착된 면인 실린더 내벽에만 형성된다.In the above process, the SMPS is formed only on the inner wall of the cylinder on which the polysilicon is deposited, that is, on the outer wall of the cylinder, on which the amorphous silicon is deposited.
상기 과정에 의하여 반도체 소자에서 전하저장 특성과 셀과셀간의 브릿지 발생을 개선시킨 IMC 모양의 전하 저장 전극이 제조된다.By the above process, an IMC-shaped charge storage electrode having improved charge storage characteristics and bridge generation between cells in a semiconductor device is manufactured.
상기 과정이 끝나면 바로 커패시터 유전물질의 증착 및 산화공정과 상부전극(plate eletrode)의 증착공정을 거치게 되므로 기존 방식의 IMC 형성 공정보다 결함 발생률이 현저히 감소된다.As soon as the process is completed, the process of depositing and oxidizing the capacitor dielectric material and the process of depositing the upper electrode (plate eletrode) significantly reduce the defect occurrence rate compared to the conventional IMC forming process.
또한 폴리실리콘막의 증착시 P의 농도의 제한이 없으므로 저장전극내의 도펀트 공핍(dopant depletion)에 의한 캐퍼시턴스 감소 문제도 해결할 수 있다.In addition, since the concentration of P is not limited when the polysilicon film is deposited, the problem of capacitance reduction due to dopant depletion in the storage electrode may be solved.
이하 본 발명을 첨부한 도면을 참조하여 단계별로 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, the present invention will be described step by step.
(1) 접합부분의 형성 및 저장 전극 모양의 패터닝 단계 (도 1, 2 참조)(1) forming the junction and patterning the shape of the storage electrode (see FIGS. 1 and 2)
하기 도 1과 같이 소정의 공정을 거친 반도체 기판(101) 위에 층간 절연막(102)을 증착한 후 마스크(masking)공정 및 에칭(eching)공정을 실시하여 콘택홀(contact hole)을 형성한다. 커패시터와 기판(substrate)을 연결시켜 주는 커넥터(connector)를 형성하거나 커패시터와 접합할 부분을 오픈시킨 후 적절한 절연물질(103)을 커패시터 높이만큼 증착하고 하기 도 2와 같이 마스크 공정과 에칭공정을 거쳐 커패시터 모양을 패터닝한다.As shown in FIG. 1, a contact hole is formed by depositing an interlayer insulating film 102 on a semiconductor substrate 101 that has undergone a predetermined process, followed by a masking process and an etching process. After forming a connector that connects the capacitor and the substrate or opening a portion to be bonded to the capacitor, the appropriate insulating material 103 is deposited by the height of the capacitor and subjected to a mask process and an etching process as shown in FIG. Pattern the capacitor shape.
(2) 저장 전극 폴리 실리콘의 증착 및 커패시터 모양의 형성 단계 (도 3 참조)(2) the deposition of the storage electrode polysilicon and the formation of the capacitor shape (see Fig. 3)
화학기상증착(Chemical Vapor Deposition)방법으로 불순물이 주입된 폴리실리콘 막(doped poly-Si layer)(301)을 증착한 후 웨이퍼를 언로딩(unloading)시키지 않고 온도를 낮춰서 일정 두께만큼 불순물이 주입되거나 혹은 주입되지 않은 비정질 실리콘 막(doped or undoped amorphous Si layer)(302)을 증착한다.After depositing a doped poly-Si layer 301 by chemical vapor deposition method, impurities are injected by a predetermined thickness by lowering the temperature without unloading the wafer. Or a doped or undoped amorphous Si layer 302 is deposited.
상기 과정이 끝난 후 P/R(photoresist;감광제) 또는 절연물질을 이용하여 커패시터 내부를 채우고 에치백(etch-back)이나 CMP 공정으로 커패시터 사이를 절연시킨 후 건식 또는 습식 식각방법으로 커패시터 내/외부 물질을 제거한다.After the above process, fill the inside of the capacitor with P / R (photoresist) or insulating material, and insulate between the capacitors by etch-back or CMP process, and then dry / wet etching inside / outside the capacitor. Remove the material.
(3) SMPS(Selective Metaphase Poly-Si)의 형성단계 (도 4참조)(3) forming step of SMPS (Selective Metaphase Poly-Si) (see FIG. 4)
상기 과정의 마지막 세정 공정에서 옥사이드 에천트(echant)를 사용하여 실리콘 표면의 산화막을 제거한 후 고진공 상태에서 일정한 온도를 유지하여 실리콘 씨드(seed)를 형성하고 어닐링(annealing)을 실시하여 SMPS(401)를 형성한다. 이 때 비정질 실리콘의 결정화가 표면의 실리콘 원자들의 이동에 의해 일어나게 되므로 폴리실리콘 막(103)에는 MPS가 형성되지 않고 비정질실리콘 막(203)에만 MPS가 형성된다.In the final cleaning process, an oxide etchant is used to remove the oxide layer on the surface of the silicon, and then a silicon seed is formed and annealed by maintaining a constant temperature in a high vacuum state, thereby performing SMPS 401. To form. At this time, since the crystallization of the amorphous silicon is caused by the movement of the silicon atoms on the surface, MPS is not formed in the polysilicon film 103, and MPS is formed only in the amorphous silicon film 203.
소자의 특성에 따라 SMPS 후속 도핑을 실시하여 하기 도 4와 같은 IMC 를 형성한다.SMPS subsequent doping is performed according to the characteristics of the device to form an IMC as shown in FIG. 4.
상기한 바와 같이 구성된 본 발명은 저장전극의 폴리실리콘 증착단계에서 배치 타입(batch type)의 화학기상증착방법외에 매엽식, 챔버 타입(chamber type)의 화학기상증착방법을 사용하여 도프트 폴리실리콘막의 증착 후 산화 또는 오염되지 않는 조건에서 이미 낮은 온도로 안정화된 챔버에서 비정질 실리콘막을 증착할 수 있다.The present invention constructed as described above uses a single-phase, chamber-type chemical vapor deposition method in addition to the batch type chemical vapor deposition method in the polysilicon deposition step of the storage electrode of the doped polysilicon film. The amorphous silicon film may be deposited in a chamber that is already stabilized to a low temperature in a condition that is not oxidized or contaminated after deposition.
상기한 바와 같이 본 발명에 의하면 비정질 실리콘 표면에 형성된 실리콘 씨드를 중심으로 표면 이동하여 MPS를 형성하므로 반도체 소자에서 전하저장 특성과 셀간의 브릿지 발생을 개선시킨 전하 저장 전극을 제조할 수 있다As described above, according to the present invention, since the MPS is formed by surface movement around the silicon seed formed on the surface of the amorphous silicon, a charge storage electrode having improved charge storage characteristics and bridge generation between cells can be manufactured in a semiconductor device.
또한 기존 방식의 IMC 형성 공정보다 결함 발생률이 현저히 감소되며 폴리실리콘막의 증착시 P의 농도의 제한이 없으므로 저장전극내의 도펀트 공핍(dopant depletion)에 의한 캐퍼시턴스 감소 문제도 해결할 수 있다.In addition, the defect generation rate is significantly reduced compared to the conventional IMC formation process, and there is no limit of the concentration of P when the polysilicon film is deposited, thereby solving the problem of capacitance reduction due to dopant depletion in the storage electrode.
또한 본 발명과 같은 방법으로 커패시터를 제조함으로써 0.16μm이하의 디자인룰(design rule)을 갖는 고집적 소자 구현에 적합한 안정적인 커패시터 프로세스에 의해 충분한 공간을 확보하여 셀간의 브릿지 발생률을 감소시키고 커패시턴스 확보에도 유리하며 리프레쉬(refresh)특성 등 소자특성을 개선시키는 효과를 나타낸다.In addition, by manufacturing the capacitor in the same manner as the present invention, a stable capacitor process suitable for the implementation of highly integrated devices having a design rule of 0.16 μm or less to ensure sufficient space to reduce the incidence of bridges between cells and to secure capacitance It has the effect of improving device characteristics such as refresh characteristics.
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