KR100636661B1 - Method for forming high reliability capacitor - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000003990 capacitor Substances 0.000 title claims abstract description 17
- 239000010408 film Substances 0.000 claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 230000008569 process Effects 0.000 claims abstract description 24
- 238000003860 storage Methods 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 18
- 239000002019 doping agent Substances 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 239000010409 thin film Substances 0.000 claims abstract description 11
- 239000007769 metal material Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000005121 nitriding Methods 0.000 claims abstract description 3
- 230000003213 activating effect Effects 0.000 claims description 3
- 230000008859 change Effects 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 description 5
- 238000001994 activation Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910015801 BaSrTiO Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- -1 Ta 2 O 5 Inorganic materials 0.000 description 1
- 229910003071 TaON Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000010406 interfacial reaction Methods 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
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Abstract
본 발명은 고신뢰성 커패시터 제조방법에 관한 것으로서, 특히 이 방법은 반도체 기판에 도전체로 이루어진 스토리지노드 전극을 형성하고, 그 표면을 질화시킨 후에 스토리지노드 전극 상부에 유전체박막을 형성한 후에 유전체박막 상부에 확산방지용 금속막을 형성하고, 확산방지용 금속막 상부에 플레이트노드 전극용 폴리실리콘막을 증착한 후에 폴리실리콘막에 PH3 플라즈마 도핑 공정을 실시하여 금속 물질의 하부 구조물 또는 확산방지용 금속막에 대한 영향을 배제하며 도프트 폴리실리콘막내 도펀트를 활성화시킴과 동시에 도핑 농도를 증가시켜 플레이트노드 전극을 형성한다. 이에 따라, 본 발명은 금속 물질을 함유한 소자내 전극 특성 변화에 영향을 미치지 않으면서 플레이트노드 전극의 도펀트를 활성화시킬 수 있어 전기저항을 줄일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a high reliability capacitor, and in particular, the method includes forming a storage node electrode made of a conductor on a semiconductor substrate, nitriding a surface thereof, and then forming a dielectric thin film on the storage node electrode, and then, on the dielectric thin film. After forming a diffusion preventing metal film, depositing a polysilicon film for a plate node electrode on the diffusion preventing metal film, and performing a PH 3 plasma doping process on the polysilicon film to exclude the influence of the lower structure of the metal material or the diffusion preventing metal film In addition, the dopant in the doped polysilicon film is activated and the doping concentration is increased to form a plate node electrode. Accordingly, the present invention can activate the dopant of the plate node electrode without affecting the change in electrode characteristics in the device containing a metal material, thereby reducing the electrical resistance.
Description
도 1a 내지 도 1c는 본 발명에 따른 고신뢰성 커패시터 제조방법을 설명하기 위한 공정 순서도,1A to 1C are flowcharts illustrating a method of manufacturing a high reliability capacitor according to the present invention;
도 2는 본 발명의 PH3 플라즈마 도핑 공정에 의한 플레이트노드 전극내 P농도 및 깊이 그래프.Figure 2 is a graph of the P concentration and depth in the plate node electrode by the PH 3 plasma doping process of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10: 층간 절연막 20: 도프트 실리콘막10: interlayer insulating film 20: doped silicon film
22: 반구형 요철형태 30: 유전체박막22: hemispherical irregularities 30: dielectric thin film
40: 확산방지용 금속막 42: 폴리실리콘막40: diffusion preventing metal film 42: polysilicon film
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 커패시터의 스토리지노드 전극 또는 플레이트노드 전극을 금속 계열을 사용하고 플레이트노드 전극의 도전체로서 도프트 폴리실리콘막을 이용한 MIS(Metal -Insulator -Silicon) 구조의 커패시터 플레이트노드 전극의 전기저항을 줄일 수 있는 고신뢰성 커패시터 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and in particular, a metal-insulator-silicon (MIS) structure using a metal-based storage node electrode or a plate node electrode of a capacitor and a doped polysilicon film as a conductor of the plate node electrode. It relates to a high reliability capacitor manufacturing method that can reduce the electrical resistance of the capacitor plate node electrode.
현재 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 정전용량는 증가되어야만 한다. In order to achieve high integration of semiconductor devices, research / development has been actively conducted on reduction of cell area and reduction of operating voltage. In addition, as the integration of semiconductor devices increases, the area of the capacitor is drastically reduced, but the charges required for the operation of the memory device, that is, the capacitance secured in the unit area, must be increased.
커패시터의 충분한 유전 용량을 확보하기 위해서는 유전막의 박막화, 유효 표면적의 증대 등의 구조적인 연구와 기존 실리콘 산화막으로 사용하던 유전막을 NO(Nitride-Oxide) 구조 또는 ONO(Oxide-Nitride-Oxide)구조라든지 Ta2O5 또는 BST(BaSrTiO3) 등으로 대체하려는 재료적인 연구가 진행되고 있다.In order to secure a sufficient dielectric capacity of the capacitor, structural studies such as thinning of the dielectric film and increasing the effective surface area, and the dielectric film used as a conventional silicon oxide film, such as NO (Nitride-Oxide) structure or ONO (Oxide-Nitride-Oxide) structure or Ta Material studies are attempting to replace 2 O 5 or BST (BaSrTiO 3 ).
한편, 커패시터의 고용량을 달성하면서 유전체막의 계면 반응을 줄이고자 스토리지노드 전극 또는 플레이트노드전극을 금속계 물질을 재료로 사용하고 플레이트노드 전극의 상부 도전체로서 도프트 폴리실리콘막을 사용한 MIS(Metal -Insulator -Silicon) 커패시터에서 플레이트노드 전극의 제조 공정은 대개 도프트 폴리실리콘을 증착하고 이 막의 도펀트에 대해 활성화 공정을 실시하고 있다.Meanwhile, in order to reduce the interfacial reaction of the dielectric film while achieving a high capacity of the capacitor, the storage node electrode or the plate node electrode is used as a metal-based material, and the doped polysilicon film is used as the upper conductor of the plate node electrode. The fabrication process of plate-node electrodes in capacitors typically involves the deposition of doped polysilicon and the activation of the dopants in the film.
즉, 현재 0.13㎛이하의 소자기술에서는 플레이트노드 전극으로 도프트 폴리 실리콘을 증착하고 급속 열처리공정(rapid thermal process)을 실시하여 주입된 P을 활성화시키고 있다. 그런데, 이와 같이 단순한 활성화 공정을 진행할 경우 급속 열처리 공정상 토포로지 특성에 따라 진행되는 고온 공정의 제어가 매우 어려워진다. 이러한 고온의 열처리에 의해 반도체소자의 하부의 비트라인과 워드라인 등의 전극이 금속 계열로 이루어져 있고 스토리지노드 전극 또는 플레이트전극 역시 금속 물질을 함유하고 있을 경우 소자의 전극 특성에 나쁜 영향을 끼치며, 심각하게는 전극이 녹게 되는 경우도 종종 있었다.That is, in the current device technology of 0.13 μm or less, doped polysilicon is deposited on a plate node electrode and a rapid thermal process is performed to activate the injected P. However, when the simple activation process proceeds as described above, it becomes very difficult to control the high temperature process that proceeds according to the topology property in the rapid heat treatment process. Due to such high temperature heat treatment, when the electrodes such as the bit line and the word line of the lower part of the semiconductor device are made of metal series and the storage node electrode or the plate electrode also contains a metal material, the electrode characteristics of the device have a bad effect. In some cases, the electrodes melted.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 700℃ 이하의 온도에서부터 PH3 플라즈마 도핑 공정을 진행하여 플레이트노드 전극의 활성화를 시킴과 동시에 도펀트 농도를 증가시킴으로써 플레이트노드 전극의 전기저항을 감소시켜 소자의 특성을 향상시킬 수 있는 고신뢰성 커패시터 제조방법을 제공하는데 있다.
An object of the present invention is to solve the problems of the prior art as described above by performing a PH 3 plasma doping process at a temperature below 700 ℃ to activate the plate node electrode and at the same time increasing the dopant concentration of the electrical resistance of the plate node electrode To provide a high reliability capacitor manufacturing method that can improve the characteristics of the device by reducing the.
상기 목적을 달성하기 위하여 본 발명은 금속 물질을 포함한 하부 구조물에 형성되는 커패시터의 도프트 폴리실리콘을 이용한 플레이트노드 전극 제조방법에 있어서, 반도체 기판에 도전체로 이루어진 스토리지노드 전극을 형성하는 단계와, 스토리지노드 전극 표면을 질화시키는 단계와, 질화처리된 스토리지노드 전극 상부에 유전체박막을 형성하는 단계와, 유전체박막 상부에 확산방지용 금속막을 형성하는 단계와, 확산방지용 금속막 상부에 플레이트노드 전극용 폴리실리콘막을 증착하는 단계와, 폴리실리콘막에 PH3 플라즈마 도핑 공정을 실시하여 상기 금속 물질의 하부 구조물 또는 상기 확산방지용 금속막에 대한 영향을 배제하며 도프트 폴리실리콘막내 도펀트를 활성화시켜서 플레이트노드 전극을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a plate node electrode manufacturing method using a doped polysilicon of a capacitor formed on a lower structure including a metal material, forming a storage node electrode made of a conductor on a semiconductor substrate, and storage Nitriding the node electrode surface, forming a dielectric thin film on the nitrided storage node electrode, forming a diffusion preventing metal film on the dielectric thin film, and polysilicon for plate node electrodes on the diffusion preventing metal film Depositing a film, and performing a PH 3 plasma doping process on the polysilicon film to remove the influence on the underlying structure of the metal material or the diffusion preventing metal film and to activate the dopant in the doped polysilicon film to form a plate node electrode. It includes a step.
본 발명에 따르면, 플레이트노드 전극의 폴리실리콘막의 도펀트 활성화를 낮은 온도에서부터 열처리와 도핑이 동시에 가능한 PH3 플라즈마 도핑 공정을 이용하기 때문에 금속 물질을 함유한 소자내 전극 특성 변화에 영향을 미치지 않으면서 플레이트노드 전극의 도펀트를 활성화시킬 수 있으며 그 도핑 농도를 증가시킬 수 있다.According to the present invention, since the dopant activation of the polysilicon film of the plate node electrode is used in a PH 3 plasma doping process capable of simultaneously performing heat treatment and doping at a low temperature, the plate without affecting the electrode characteristic change in the device containing the metal material The dopant of the node electrode can be activated and its doping concentration can be increased.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1c는 본 발명에 따른 고신뢰성 커패시터 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 커패시터 제조방법의 일예를 설명한다.1A to 1C are flowcharts illustrating a method of manufacturing a high reliability capacitor according to the present invention. Referring to this, an example of a method of manufacturing a capacitor according to the present invention will be described.
우선, 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘기판의 활성 영역 상부면에 게이트 전극, 소스/드레인을 갖는 반도체소자(도시하지 않음)를 형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간 절연막(10)을 형성한다. First, as shown in FIG. 1A, a semiconductor device (not shown) having a gate electrode and a source / drain is formed on an upper surface of an active region of a silicon substrate as a semiconductor substrate, and USG (Undoped) is formed on the entire surface of the
그 다음, 기판의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 상기 층간 절연막을 식각하여 콘택홀(도시하지 않음)을 형성하고, 스토리지노드 전극 제조공정을 실시한다. 본 실시예에서는 스토리지노드 전극의 평면적을 늘리기 위하여 MPS(Metastable PolySilicon) 공정을 이용한다. 이에, 층간절연막(10)에 비정질의 도프트 실리콘(20)을 증착하고 결정화 온도 이하 상태에서 표면에 비정질 상태의 시드(seed)를 반구형 요철형태(22)로 성장시켜서 MPS 구조의 스토리지노드 전극을 형성한다. 추가적으로, 상기 스토리지노드 전극에 충분한 P(phosphorus)를 공급하기 위하여 PH3처리를 실시해준다. 상기 스토리지노드 전극의 도전 물질은 도프트 폴리실리콘 대신에 금속을 단독으로 사용하거나 도프트 폴리실리콘과 금속을 적층해서 사용할 수도 있다.Then, in order to secure the cross-sectional area of the capacitor in contact with the active region of the substrate, that is, the drain region, the interlayer insulating layer is etched by a photolithography and etching process to form a contact hole (not shown), and a storage node electrode manufacturing process is performed. do. In this embodiment, a metastable polysilicon (MPS) process is used to increase the planar area of the storage node electrode. Thus, the amorphous doped
그 다음, 도면에 도시되지는 않았지만 스토리지노드 전극 표면을 NH3로 질화시켜 스토리지노드 전극과 유전체박막(30) 사이의 산화 반응을 줄인다. Next, although not shown in the drawings, the storage node electrode surface is nitrided with NH 3 to reduce the oxidation reaction between the storage node electrode and the dielectric
그리고, 도 1b에 도시된 바와 같이 질화처리된 스토리지노드 전극(20,22) 상부에 유전체박막(30)을 형성한다. 이때, 유전체박막(30)은 고용량을 달성하기 위해서 TaON, Ta2O5, BST 등과 같은 고유전체 물질을 이용할 수 있다.As shown in FIG. 1B, the dielectric
그 다음, 도 1c에 도시된 바와 같이, 상기 유전체박막(30) 상부에 도프트 폴리실리콘의 도펀트 확산을 방지하기 위한 장벽 역할을 하는 확산방지용 금속막(40), 예컨대 TiN을 증착한다.Next, as shown in FIG. 1C, a diffusion preventing
그 다음, 도 1d에 도시된 바와 같이 확산방지용 금속막(40) 상부에 플레이트노드 전극용 폴리실리콘막(42)을 증착하되, 인시튜(ins-tu)로 P이 도핑된 폴리실리콘막이나 언도프트 폴리실리콘막을 사용한다.Next, as shown in FIG. 1D, the
그리고, PH3 플라즈마 도핑 공정을 실시하여 폴리실리콘막(42)의 도펀트를 활성화시킴과 동시에 도핑 농도를 증가시켜서 플레이트노드 전극을 형성한다. 이때, PH3 플라즈마 도핑 공정시 RF전력은 10W∼1000W, 공정 온도는 400℃이상의 온도범위에서 실시하며 공정 압력은 0.1Torr∼100Torr로 두고 실시한다.In addition, a PH 3 plasma doping process is performed to activate the dopant of the
그러므로, 본 발명은 플레이트노드 전극의 도프트 폴리실리콘의 활성화 공정을 통상적인 급속 열처리 공정이 아니라 저온(특히 400℃)에서부터 열처리 및 도핑이 가능한 PH3 플라즈마 도핑 공정을 진행하기 때문에 다음과 같은 이점이 있다. 즉, 반도체소자의 하부의 비트라인과 워드라인 등의 전극이 금속 계열로 이루어져 있고 스토리지노드 전극 또는 플레이트전극 역시 금속 물질을 함유하고 있더라도 소자내 전극 특성 변화에 영향을 미치지 않으면서 플레이트노드 전극의 도펀트를 활성화시킬 수 있으며 동시에 도핑 농도를 증가시킬 수 있다.Therefore, the present invention provides the following advantages because the process of activating the doped polysilicon of the plate node electrode is not a conventional rapid heat treatment process but a low temperature (particularly 400 ° C.) PH 3 plasma doping process. have. That is, even though the electrodes such as the bit line and the word line in the lower part of the semiconductor device are made of metal series and the storage node electrode or the plate electrode also contains a metal material, the dopant of the plate node electrode without affecting the electrode characteristic change in the device Can be activated and at the same time increase the doping concentration.
도 2는 본 발명의 PH3 플라즈마 도핑 공정에 의한 플레이트노드 전극내 P농 도 및 깊이 그래프로서, 이 PH3 도핑 공정의 결과 그래프는 750℃, 2Torr, RF 전원이 400W, 도핑 시간이 180초에서 실시했을 때 SIMS 프로파일을 도시한 것이다.Figure 2 is a graph of the P concentration and depth in the plate node electrode by the PH 3 plasma doping process of the present invention, the result graph of the PH 3 doping process is 750 ℃, 2Torr, 400W RF power, doping time at 180 seconds Shown is the SIMS profile when implemented.
도 2에 도시된 바와 같이 본 발명은 플레이트노드 전극을 이루는 폴리실리콘의 도펀트 활성화를 위해 낮은 온도에서 실시가능한 PH3 플라즈마 도핑 공정을 이용하기 때문에 플레이트노드 전극내 도펀트 농도를 증가시킬 수 있어 전기 저항을 감소시켜 소자의 특성을 향상시킬 수 있다.As shown in FIG. 2, the present invention uses a PH 3 plasma doping process, which can be performed at low temperature, for the dopant activation of the polysilicon constituting the plate node electrode, thereby increasing the dopant concentration in the plate node electrode. By reducing the characteristics of the device can be improved.
상기한 바와 같이 본 발명은, 커패시터 플레이트노드 전극의 폴리실리콘막의 도펀트 활성화를 급속 열처리 공정 대신에 PH3 플라즈마 도핑 공정을 이용하기 때문에 금속 물질을 함유한 소자내 전극 특성 변화에 영향을 미치지 않아 소자의 수율 및 신뢰성을 높일 수 있다. 이와 동시에 플레이트노드 전극의 도펀트를 활성화시키면서 그 농도를 증가시킬 수 있어 전극의 전기저항을 줄일 수 있는 이점이 있다.As described above, the present invention uses the PH 3 plasma doping process instead of the rapid heat treatment process to activate the dopant of the polysilicon film of the capacitor plate node electrode. Yield and reliability can be improved. At the same time, the concentration can be increased while activating the dopant of the plate node electrode, thereby reducing the electrical resistance of the electrode.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067036A KR100636661B1 (en) | 1999-12-30 | 1999-12-30 | Method for forming high reliability capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067036A KR100636661B1 (en) | 1999-12-30 | 1999-12-30 | Method for forming high reliability capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010059519A KR20010059519A (en) | 2001-07-06 |
| KR100636661B1 true KR100636661B1 (en) | 2006-10-23 |
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ID=19634156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067036A KR100636661B1 (en) | 1999-12-30 | 1999-12-30 | Method for forming high reliability capacitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100636661B1 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645521A (en) * | 1992-07-24 | 1994-02-18 | Miyazaki Oki Electric Co Ltd | Manufacture of semiconductor element |
| KR0131743B1 (en) * | 1993-12-28 | 1998-04-15 | 김주용 | Fabricating method of storage electrode of dram cell |
| KR19980050122A (en) * | 1996-12-20 | 1998-09-15 | 김영환 | Method for manufacturing capacitor of semiconductor device |
| KR19980079736A (en) * | 1997-04-22 | 1998-11-25 | 윤종용 | Capacitor Manufacturing Method of Semiconductor Device |
| KR100187655B1 (en) * | 1995-12-29 | 1999-06-01 | 김주용 | Capacitor fabrication method of semiconductor device |
| KR100252058B1 (en) * | 1997-12-30 | 2000-04-15 | 윤종용 | A capacitor having storage node with rugged surface and method for fabricating thereof |
-
1999
- 1999-12-30 KR KR1019990067036A patent/KR100636661B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645521A (en) * | 1992-07-24 | 1994-02-18 | Miyazaki Oki Electric Co Ltd | Manufacture of semiconductor element |
| KR0131743B1 (en) * | 1993-12-28 | 1998-04-15 | 김주용 | Fabricating method of storage electrode of dram cell |
| KR100187655B1 (en) * | 1995-12-29 | 1999-06-01 | 김주용 | Capacitor fabrication method of semiconductor device |
| KR19980050122A (en) * | 1996-12-20 | 1998-09-15 | 김영환 | Method for manufacturing capacitor of semiconductor device |
| KR19980079736A (en) * | 1997-04-22 | 1998-11-25 | 윤종용 | Capacitor Manufacturing Method of Semiconductor Device |
| KR100252058B1 (en) * | 1997-12-30 | 2000-04-15 | 윤종용 | A capacitor having storage node with rugged surface and method for fabricating thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010059519A (en) | 2001-07-06 |
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