KR100424715B1 - Method of manufacturing capacitor in semiconductor device - Google Patents
Method of manufacturing capacitor in semiconductor device Download PDFInfo
- Publication number
- KR100424715B1 KR100424715B1 KR10-2001-0070210A KR20010070210A KR100424715B1 KR 100424715 B1 KR100424715 B1 KR 100424715B1 KR 20010070210 A KR20010070210 A KR 20010070210A KR 100424715 B1 KR100424715 B1 KR 100424715B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- semiconductor device
- capacitor
- heat treatment
- capacitor manufacturing
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
Abstract
본 발명은 TaON막과 같은 고유전체막을 갖는 MIM 구조의 반도체 소자의 캐패시터에서 캐패시터의 높이를 높이는 것 없이 고집적화에 따른 캐패시터 용량을 용이하게 확보할 수 있는 캐패시터 제조방법을 제공한다. 본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판의 활성영역과 콘택하는 하부전극과, 고유전체막, 및 상부전극으로 이루어지고, 하부전극은 요철형상의 표면을 가지는 TiSiN막으로 형성하고, 유전체막은 TaON막으로 형성하며, 상부전극은 TiN막으로 형성하여 제조한다.The present invention provides a method of manufacturing a capacitor that can easily secure a capacitor capacity due to high integration in a capacitor of a semiconductor device of a MIM structure having a high dielectric film such as a TaON film without increasing the height of the capacitor. The capacitor of the semiconductor device according to the present invention comprises a lower electrode contacting the active region of the semiconductor substrate, a high dielectric film, and an upper electrode. The lower electrode is formed of a TiSiN film having an uneven surface, and the dielectric film is TaON. It is formed of a film, and the upper electrode is manufactured by forming a TiN film.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 TaON막과 같은 고유전체막을 갖는 반도체 소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly to a method of manufacturing a capacitor of a semiconductor device having a high dielectric film such as a TaON film.
일반적으로, 메모리셀에 사용되는 캐패시터는 스토리지(storage)용 하부 전극, 유전체막, 및 플레이트(plate)용 상부전극으로 이루어지며, 제한된 면적 내에서 큰 커패시턴스를 얻기 위해서는 얇은 유전체막 두께를 확보하거나, 3차원적인 캐패시터의 구조를 통해서 유효 면적을 증가시키거나, 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.In general, a capacitor used in a memory cell is composed of a lower electrode for storage, a dielectric film, and an upper electrode for a plate, and in order to obtain a large capacitance within a limited area, a thin dielectric film thickness is secured, Several conditions must be satisfied, such as increasing the effective area through the three-dimensional capacitor structure or forming a dielectric film using a material having a high dielectric constant.
한편, 반도체 소자의 캐패시터는 통상적으로 주어진 유전체막의 두께에서 누설 전류가 적어지면 적어질수록 파괴 전압이 커지면 커질수록 우수한 유전체막을 얻지만, 유전체막의 두께가 100Å 이하로 박막화될 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하된다. 또한, 캐패시터의 유효 면적을 증가시키기 위하여 3차원 구조를 이용해서 스토리지노드 전극의 단면적을 증가시킬 경우에는 소자의 고집적화에 따른 복잡한 구조로 인하여 제조공정이 어려워진다. 이러한 이유에 의해서 최근에는 메모리 셀에 이용되는 캐패시터는 좁은 면적에서도 고용량의 확보가 충분히 이루어질 수 있도록 고 유전율을 가지는 물질을 캐패시터의 유전체막으로 이용하는 방법을 주로 사용하고 있다.On the other hand, a capacitor of a semiconductor device generally obtains an excellent dielectric film with a smaller leakage current at a given thickness of a dielectric film, and a larger breakdown voltage. -Nordheim) The leakage current increases due to tunneling, which reduces the reliability. In addition, when the cross-sectional area of the storage node electrode is increased by using a three-dimensional structure to increase the effective area of the capacitor, the manufacturing process becomes difficult due to the complicated structure due to the high integration of the device. For this reason, recently, capacitors used in memory cells have mainly used a method of using a material having a high dielectric constant as the dielectric film of the capacitor so that a high capacity can be secured even in a small area.
이러한 고유전율의 유전체막으로서 여러 가지 물질을 사용하고 있는데, 이중 TaON막을 사용하는 경우에는, 일반적으로 캐패시터를 금속막으로 이루어진 상부전극과 급속열질화 (RTN; Rapid Thermal Nitrification)로 표면처리된 폴리실리콘막으로 이루어진 하부전극으로 구성된 MIS (Metal/Insulator/ Polysilicon) 구조로형성한다.Various materials are used as the dielectric film of such high dielectric constant. In the case of using a TaON film, a polysilicon surface-treated by a rapid thermal nitrification (RTN) is generally used for a capacitor with an upper electrode made of a metal film. It is formed of MIS (Metal / Insulator / Polysilicon) structure consisting of a lower electrode composed of a film.
그러나, 이 MIS 구조의 캐패시터는 전류-전압 특성이 대칭을 이루지 못하여 양전압과 음전압 인가시 일정 전압하에서 전달되는 전류값이 달라지게 되어 캐패시터의 전기적 특성 및 신뢰성을 확보할 수 없을 뿐만 아니라, 폴리실리콘막이 RTN 처리로 표면처리가 되었더라도 유전체막의 고밀도화를 위한 후속 열처리 공정시 실리콘의 산화로 인하여 유효 유전체막의 두께가 두꺼워져서 캐패시터 용량이 저하되는 문제가 있었다.However, the capacitor of this MIS structure is not symmetrical in current-voltage characteristics, so that the current value transferred under a certain voltage when positive and negative voltages are applied, so that the electrical characteristics and reliability of the capacitor cannot be secured. Although the silicon film was surface-treated by RTN treatment, there was a problem in that the capacity of the effective dielectric film was thickened due to oxidation of silicon during the subsequent heat treatment process for increasing the density of the dielectric film, thereby lowering the capacitor capacity.
이를 해결하기 위하여, 최근에는 폴리실리콘막 대신 하부전극을 TiN 과 같은 금속으로 대체한 MIM(Metal/ Insulator/Metal) 구조를 채용하고 있으나, 이 TiN을 하부전극으로 사용하는 경우에는 캐패시터 용량을 확보하기 위하여 캐패시터의 높이를 높여야 하는데, 캐패시터의 높이를 높이게 되면 어스펙트비(aspect ratio)가 증가하여 양호한 스텝 커버리지(step coverage)를 확보할 수 없게 됨으로써, 결국 캐패시터의 특성이 저하되는 문제가 발생한다.In order to solve this problem, recently, a MIM (Metal / Insulator / Metal) structure in which the lower electrode is replaced with a metal such as TiN instead of the polysilicon film is adopted. In order to increase the height of the capacitor, the height of the capacitor increases the aspect ratio, and thus it becomes impossible to obtain a good step coverage, which results in a problem of deteriorating the characteristics of the capacitor.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, TaON막과 같은 고유전체막을 갖는 MIM 구조의 반도체 소자의 캐패시터에서, 캐패시터의 높이를 높이는 것 없이 고집적화에 따른 캐패시터 용량을 용이하게 확보할 수 있는 캐패시터 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention is to solve the conventional problems as described above, in the capacitor of the semiconductor device of the MIM structure having a high dielectric film, such as TaON film, to easily secure the capacitor capacity due to high integration without increasing the height of the capacitor An object of the present invention is to provide a method for manufacturing a capacitor.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.1A to 1H are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
※ 도면의 주요 부분에 대한 부호의 설명※ Explanation of codes for main parts of drawing
10 : 반도체 기판 11 : 층간절연막10 semiconductor substrate 11 interlayer insulating film
12 : 제 1 콘택홀 13 : 폴리실리콘 플러그12: first contact hole 13: polysilicon plug
14 : 산화막 15 : 제 2 콘택홀14 oxide film 15 second contact hole
16 : 폴리실리콘막 17 : Ti막16: polysilicon film 17: Ti film
18 : TiSi막 19 : TiSiN막18: TiSi film 19: TiSiN film
20 : TaON막 21 : TiN막20 TaON film 21 TiN film
상기 본 발명의 목적을 달성하기 위한, 본 발명의 반도체 소자의 캐패시터 제조 바업은 반도체 기판의 활성영역과 콘택하는 하부전극과, 고유전체막, 및 상부전극으로 이루어진 반도체 소자의 캐패시터 제조방법에 있어서, 반도체 기판 상부에 하부전극으로서 폴리실리콘막과 티타늄막을 순차적으로 증착하는 단계, 상기 티타늄막과 폴리실리콘막을 열처리공정으로 반응시켜 요철진 형상의 표면을 갖는 TiSi막을 형성하는 단계, 상기 TiSi막을 NH3가스를 이용한 플라즈마 공정으로 처리하여 요철진 형상의 표면을 갖는 TiSiN막을 형성하는 단계, 상기 TiSiN막 상에 TaON막을 형성하는 단계, 및 상기 TaON막 상에 상부전극으로서 TiN막을 형성하는 단계를 포함한다.In order to achieve the object of the present invention, the capacitor manufacturing process of the semiconductor device of the present invention is a capacitor manufacturing method of a semiconductor device consisting of a lower electrode, a high dielectric film, and an upper electrode in contact with the active region of the semiconductor substrate, Sequentially depositing a polysilicon film and a titanium film as a lower electrode on the semiconductor substrate, reacting the titanium film and the polysilicon film by a heat treatment process to form a TiSi film having an uneven surface, wherein the TiSi film is a NH 3 gas Forming a TiSiN film having a concave-convex surface by a plasma process using the same; forming a TaON film on the TiSiN film; and forming a TiN film as an upper electrode on the TaON film.
바람직하게, 열처리공정은 RTN 공정으로 10 sccm 내지 5 slm의 N2유량과 0.2 Torr 내지 상압의 압력으로 600 내지 800℃의 온도에서 30 내지 120초 동안 수행하며, 플라즈마 공정은 10 내지 1000sccm 의 NH3유량과 30 내지 400W의 RF 전력으로 0.1 내지 2 Torr의 압력에서 1 내지 120초 동안 수행한다.Preferably, the heat treatment process is carried out for 30 to 120 seconds at a temperature of 600 to 800 ℃ at an N 2 flow rate of 10 sccm to 5 slm and a pressure of 0.2 Torr to atmospheric pressure in an RTN process, the plasma process is NH 3 of 10 to 1000 sccm It is carried out for 1 to 120 seconds at a pressure of 0.1 to 2 Torr with a flow rate and an RF power of 30 to 400 W.
또한, 상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 상부에 층간절연막이 형성되고, 층간절연막에 구비된 제 1 콘택홀을 통하여 활성영역과 콘택하는 플러그가 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 산화막을 형성하는 단계; 산화막을 플러그 및 플러그 주변영역이 일부 노출되도록 식각하여 제 2 콘택홀을 형성하는 단계; 제 2 콘택홀 및 산화막 표면에 폴리실리콘막 및 티타늄막을 순차적으로 형성하는 단계; 폴리실리콘막과 티타늄막을 제 1 열처리 공정으로 반응시켜 요철진 형상의 표면을 갖는 TiSi막을 형성하는 단계; TiSi막을 NH3개스를 이용한 플라즈마 공정으로 처리하여 하부전극으로서 요철진 형상의 표면을 갖는 TiSiN막을 형성하는 단계; TiSiN막을 산화막의 표면이 노출되도록 전면 식각하는 단계; TiSiN막 및 상기 노출된 산화막 표면에 유전체막으로서 TaON막을 형성하는 단계; TaON막을 제 2 열처리공정으로 열처리하는 단계; 및 TaON막 상부에 상부전극으로서 TiN막을 형성하는 단계를 포함한다.In addition, in order to achieve the object of the present invention, in the method of manufacturing a capacitor of a semiconductor device according to the present invention, an interlayer insulating film is formed thereon, and a plug is formed in contact with an active region through a first contact hole provided in the interlayer insulating film. Preparing a semiconductor substrate; Forming an oxide film on the entire surface of the substrate; Etching the oxide film to partially expose the plug and the plug peripheral area to form a second contact hole; Sequentially forming a polysilicon film and a titanium film on the surface of the second contact hole and the oxide film; Reacting the polysilicon film and the titanium film in a first heat treatment process to form a TiSi film having a concave-convex surface; Treating the TiSi film by a plasma process using NH 3 gas to form a TiSiN film having a concave-convex surface as a lower electrode; Etching the TiSiN film in such a manner that the surface of the oxide film is exposed; Forming a TaON film as a dielectric film on a TiSiN film and the exposed oxide film surface; Heat treating the TaON film by a second heat treatment process; And forming a TiN film as an upper electrode on the TaON film.
바람직하게, 제 1 열처리공정은 RTN 공정으로 10 sccm 내지 5 slm의 N2유량과 0.2 Torr 내지 상압의 압력으로 600 내지 800℃의 온도에서 30 내지 120초 동안 수행하고, 플라즈마 공정은 10 내지 1000sccm 의 NH3유량과 30 내지 400W의 RF 전력으로 0.1 내지 2 Torr의 압력에서 1 내지 120초 동안 수행한다.Preferably, the first heat treatment process is carried out for 30 to 120 seconds at a temperature of 600 to 800 ℃ at an N 2 flow rate of 10 sccm to 5 slm and a pressure of 0.2 Torr to atmospheric pressure in an RTN process, the plasma process of 10 to 1000 sccm It is carried out for 1 to 120 seconds at a pressure of 0.1 to 2 Torr with NH 3 flow rate and RF power of 30 to 400 W.
또한, TaON막은 10 내지 1000sccm의 NH3반응개스 유량과 0.1 내지 2Torr의 반응로 압력하에서 300 내지 400℃로 온도로 웨이퍼를 가열한 상태에서 TaON 형성하고, 제 2 열처리공정은 N2＋O2플라즈마 또는 UV/03를 이용하여 300 내지 500℃의 온도에서 1 내지 5분 동안 저온열처리 공정을 수행한 후, N2및 O2개스를 이용하여 500 내지 650℃의 온도에서 30 내지 60 초 동안 급속열산화공정을 수행한다.Also, TaON formed in TaON was heated to 10 to 1000sccm of NH 3 reaction gas flow rate and wafer to a temperature in the range of 0.1 to 2Torr reaction at 300 to 400 ℃ under pressure membrane state, and the second heat treatment step is N 2 + O 2 plasma or After performing a low temperature heat treatment process for 1 to 5 minutes at a temperature of 300 to 500 ℃ using UV / 0 3 , rapid heat for 30 to 60 seconds at a temperature of 500 to 650 ℃ using N 2 and O 2 gas The oxidation process is carried out.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1a 내지 1h는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 포토리소그라피 및 식각공정을 이용하여 기판(10)의 활성영역(미도시)이 노출되도록 층간절연막(11)을 식각하여 플러그용 제 1 콘택홀(12)을 형성한다.Referring to FIG. 1A, an interlayer insulating film 11 is formed on a semiconductor substrate 10, and the interlayer insulating film 11 is exposed to expose an active region (not shown) of the substrate 10 using photolithography and etching processes. Etching is performed to form the first contact hole 12 for the plug.
도 1b를 참조하면, 콘택홀(12)에 매립되도록 층간절연막(11) 상에 플러그용제 1 폴리실리콘막을 증착하고, 층간절연막(11)의 표면이 노출되도록 전면 식각하여 폴리실리콘 플러그(13)를 형성한다. 즉, 이후 형성되는 캐패시터의 하부전극은 이 플러그(13)를 통하여 기판(10)의 활성영역과 콘택하게 된다.Referring to FIG. 1B, a polysilicon plug 13 is formed by depositing a first polysilicon film on the interlayer insulating layer 11 so as to be embedded in the contact hole 12, and etching the entire surface to expose the surface of the interlayer insulating layer 11. Form. That is, the lower electrode of the capacitor formed afterwards comes into contact with the active region of the substrate 10 through the plug 13.
도 1c를 참조하면, 도 1b의 구조 상에 캐패시터 형성을 위한 산화막(14)을 증착하고, 포토리소그라피 및 식각공정을 이용하여 플러그(13) 및 이 플러그(13)의 주변영역이 일부 노출되도록 산화막(14)을 식각하여 캐패시터용 제 2 콘택홀(15)을 형성한다.Referring to FIG. 1C, an oxide layer 14 for forming a capacitor is deposited on the structure of FIG. 1B, and the oxide layer is partially exposed to expose the plug 13 and the peripheral region of the plug 13 using photolithography and etching processes. (14) is etched to form the second contact hole 15 for the capacitor.
도 1d를 참조하면, 제 2 콘택홀(15) 및 산화막(14) 표면에 캐패시터용 제 2 폴리실리콘막(16)을 증착하고, 그 상부에 티타늄막(17)을 증착한다. 그 다음, RTN 과 같은 열처리 공정을 수행하여 실리콘과 티타늄을 반응시켜, 도 1e에 도시된 바와 같이, HSG와 같은 요철진 형상의 표면을 갖는 티타늄 실리사이드(TiSi)막(18)을 형성한다. 바람직하게, 상기 RTN 공정은 10 sccm 내지 5 slm의 N2유량과 0.2 Torr 내지 상압의 압력으로 600 내지 800℃의 온도에서 30 내지 120초 동안 수행한다.Referring to FIG. 1D, a second polysilicon film 16 for a capacitor is deposited on the surfaces of the second contact hole 15 and the oxide film 14, and a titanium film 17 is deposited thereon. Then, silicon and titanium are reacted by performing a heat treatment process such as RTN to form a titanium silicide (TiSi) film 18 having a concave-convex surface such as HSG, as shown in FIG. 1E. Preferably, the RTN process is carried out for 30 to 120 seconds at a temperature of 600 to 800 ℃ at a N 2 flow rate of 10 sccm to 5 slm and a pressure of 0.2 Torr to atmospheric pressure.
그리고 나서, 도 1f에 도시된 바와 같이, TiSi막(18)을 NH3개스를 이용한 플라즈마공정으로 처리하여, 캐패시터의 하부전극으로서 요철진 형상의 표면을 갖는 TiSiN막(19)을 형성한다. 바람직하게, 플라즈마공정은 10 내지 1000sccm 의 NH3유량과 30 내지 400W의 RF 전력으로 0.1 내지 2 Torr의 압력에서 1 내지 120초 동안 수행한다.Then, as shown in FIG. 1F, the TiSi film 18 is treated by a plasma process using NH 3 gas to form a TiSiN film 19 having a concave-convex surface as a lower electrode of the capacitor. Preferably, the plasma process is performed for 1 to 120 seconds at a pressure of 0.1 to 2 Torr with NH 3 flow rate of 10 to 1000 sccm and RF power of 30 to 400W.
도 1g를 참조하면, TiSiN막(19)을 산화막(14)의 표면이 노출되도록 화학기계연마(Chemical Mechanical Polishing; CMP)로 전면 식각하여 산화막(14)의 표면을 평탄화함과 동시에 도시되지는 않았지만 TiSiN막(19)을 서로 절연시킨다.Referring to FIG. 1G, the TiSiN film 19 is etched by chemical mechanical polishing (CMP) to expose the surface of the oxide film 14, thereby planarizing the surface of the oxide film 14 and not shown at the same time. The TiSiN films 19 are insulated from each other.
도 1h를 참조하면, TiSiN막(19) 및 산화막(14)의 표면에 캐패시터의 유전체막으로서 TaON막(20)을 증착한다. 바람직하게, TaON막(20)은 탈륨에칠레이트 (Ta(OC2H5)5)를 170 내지 190℃로 유지되는 기화기에서 기상상태로 만들고, 반응개스로서 NH3개스를 10 내지 1000sccm의 유량으로 사용하고, 반응로내의 압력을 0.1 내지 2Torr로 유지하고, 300 내지 400℃로 온도로 웨이퍼를 가열한 상태에서 TaON 막을 증착하여 형성한다. 그 다음, TaON막(20)의 고밀도화를 위하여 N2＋O2플라즈마 또는 UV/03를 이용하여 300 내지 500℃의 온도에서 1 내지 5분 동안 저온열처리 공정을 수행한 후, N2및 O2개스를 이용하여 500 내지 650℃의 온도에서 30 내지 60 초 동안 급속열산화(Rapid Thermal Oxidation) 공정을 수행한다. 그리고 나서, TaON막(20) 상부에 상부전극으로서 TiN막(21)을 형성하여 캐패시터를 완성한다.Referring to FIG. 1H, a TaON film 20 is deposited on the surfaces of the TiSiN film 19 and the oxide film 14 as a dielectric film of a capacitor. Preferably, the TaON film 20 makes thallium acrylate (Ta (OC 2 H 5 ) 5 ) in a gaseous state in a vaporizer maintained at 170 to 190 ° C., and a NH 3 gas as a reaction gas at a flow rate of 10 to 1000 sccm. The pressure inside the reactor is maintained at 0.1 to 2 Torr, and a TaON film is formed by depositing a TaON film while the wafer is heated to a temperature of 300 to 400 ° C. Then, after the low temperature heat treatment for 1 to 5 minutes at a temperature of 300 to 500 ℃ using N 2 + O 2 plasma or UV / 0 3 to increase the density of the TaON film 20, N 2 and O 2 A rapid thermal oxidation process is performed for 30 to 60 seconds at a temperature of 500 to 650 ° C using gas. Then, the TiN film 21 is formed as an upper electrode on the TaON film 20 to complete the capacitor.
본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.The present invention is not limited to the above embodiments, and various modifications can be made without departing from the technical spirit of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, 하부전극을 TiSiN막으로 형성함에 따라 TaON막의 고밀도화를 위한 후속 열처리 공정시 실리콘의 산화가 방지되여 유전체막의 두께 변화를 방지할 수 있을 뿐만 아니라, TiSiN막을 요철진 형상으로 형성함에 따라 캐패시터의 높이를 높이는 것 없이 고집적화에 따른 캐패시터의 용량을 용이하게 확보할 수 있다.As described above, according to the present invention, as the lower electrode is formed of the TiSiN film, the oxidation of silicon is prevented during the subsequent heat treatment process for increasing the TaON film density, and the thickness of the dielectric film can be prevented, and the TiSiN film is uneven. By forming in a true shape, it is possible to easily secure the capacity of the capacitor due to high integration without increasing the height of the capacitor.
전술한 본 발명은 캐패시터 특성을 안정화하고, 높은 용량을 확보하여 고집적 소자의 개발을 촉진하는 효과가 있다.The present invention described above has the effect of stabilizing capacitor characteristics, ensuring high capacity, and promoting the development of highly integrated devices.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0070210A KR100424715B1 (en) | 2001-11-12 | 2001-11-12 | Method of manufacturing capacitor in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0070210A KR100424715B1 (en) | 2001-11-12 | 2001-11-12 | Method of manufacturing capacitor in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030039235A KR20030039235A (en) | 2003-05-17 |
| KR100424715B1 true KR100424715B1 (en) | 2004-03-27 |
Family
ID=29569032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0070210A KR100424715B1 (en) | 2001-11-12 | 2001-11-12 | Method of manufacturing capacitor in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100424715B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596439B1 (en) * | 2003-12-29 | 2006-07-05 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor with metal-bottom electrode formed granular of titanium silicide |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990075523A (en) * | 1998-03-20 | 1999-10-15 | 황철주 | Capacitor Formation Method with Increased Area of Semiconductor Device |
| KR20010059236A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method of forming capacitor provided with TaON dielectric layer |
-
2001
- 2001-11-12 KR KR10-2001-0070210A patent/KR100424715B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990075523A (en) * | 1998-03-20 | 1999-10-15 | 황철주 | Capacitor Formation Method with Increased Area of Semiconductor Device |
| KR20010059236A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method of forming capacitor provided with TaON dielectric layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030039235A (en) | 2003-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6656789B2 (en) | Capacitor for highly-integrated semiconductor memory devices and a method for manufacturing the same | |
| US5985730A (en) | Method of forming a capacitor of a semiconductor device | |
| KR100207444B1 (en) | Capacitor fabrication method and its device having high dielectronic layer and electrode | |
| US7741671B2 (en) | Capacitor for a semiconductor device and manufacturing method thereof | |
| US20030008456A1 (en) | Capacitor of a semiconductor memory device and method of forming the same | |
| US6410381B2 (en) | Method for forming capacitor of semiconductor device | |
| KR100417855B1 (en) | capacitor of semiconductor device and method for fabricating the same | |
| KR100505397B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100293713B1 (en) | Method of manufacturing capacitor of memory element | |
| US6635524B2 (en) | Method for fabricating capacitor of semiconductor memory device | |
| KR100424715B1 (en) | Method of manufacturing capacitor in semiconductor device | |
| KR100379528B1 (en) | Capacitor and method for fabricating the same | |
| KR100614576B1 (en) | Method for forming capacitor | |
| KR100353540B1 (en) | Method for manufacturing capacitor in semiconductor device | |
| KR100230355B1 (en) | Capacitor using the silicide electrode film and manufacturing method thereof | |
| US6528436B1 (en) | Method of forming silicon nitride layer directly on HSG polysilicon | |
| KR100504434B1 (en) | Method of forming capacitor | |
| US6716717B2 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100636661B1 (en) | Method for forming high reliability capacitor | |
| TW425705B (en) | Manufacturing method of capacitor structure | |
| KR100574473B1 (en) | Capacitor Manufacturing Method of Semiconductor Device_ | |
| KR100380269B1 (en) | Method for manufacturing capacitor in semiconductor device | |
| KR100707799B1 (en) | Method for fabricating capacitor | |
| KR20010001594A (en) | Method for forming capacitor having tungsten silicide bottom electrode | |
| KR20010061089A (en) | Fabricating method for capacitor of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |