KR100483627B1 - Forming method for capacitor of semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 저장전극으로 예정되는 부분을 노출시키는 트렌치가 구비된 코아절연막 상부에 저장전극용 도전층을 이중으로 두껍게 형성하고, 패터닝하여 실린더형 저장전극을 형성한 다음, 상기 저장전극용 도전층의 표면을 적정 온도 및 압력하에서 다결정실리콘층의 결정방향에 따라 식각속도 차이를 내는 염화수소가스를 이용한 열화학적 식각 방법으로 기상식각하여 요철을 형성함으로써 저장전극의 높이 및 폭을 증가시키지 않고도 저장전극의 표면적을 증가시키고, 그에 따른 소자의 고집적화를 유리하게 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a capacitor of a semiconductor device, wherein a conductive layer for a storage electrode is formed thick and doubled on top of a core insulating layer having a trench for exposing a predetermined portion as a storage electrode, thereby forming a cylindrical storage electrode. Then, the surface of the storage electrode conductive layer is subjected to vapor phase etching by a thermochemical etching method using hydrogen chloride gas, which has an etching rate difference according to the crystallographic direction of the polysilicon layer under an appropriate temperature and pressure, thereby forming irregularities. And a technique for increasing the surface area of the storage electrode without increasing the width and consequently increasing the integration of the device.
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 저장전극의 표면을 기상식각하여 요철을 형성함으로써 표면적이 증가된 캐패시터를 형성하는 방법에 관한 것이다. The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor having an increased surface area by vapor-phase etching a surface of a storage electrode to form irregularities.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 한정된 면적 내에서 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다. Recently, due to the trend toward higher integration of semiconductor devices, it is difficult to form capacitors with sufficient capacitance within a limited area due to a decrease in cell size.
상기 캐패시터의 정전용량을 확보하기 위해서 유전상수가 높은 유전체막을 사용하거나, 유전체막을 얇게 형성하거나, 저장전극의 표면적을 증가시키는 방법이 사용되고 있다. In order to secure the capacitance of the capacitor, a dielectric film having a high dielectric constant, a thin dielectric film, or a method of increasing the surface area of a storage electrode are used.
특히, 상기 저장전극의 표면적을 증가시키기 위해서 저장전극을 3차원 구조로 형성하거나 저장전극의 높이를 증가시키는 방법이 사용되고 있다. In particular, in order to increase the surface area of the storage electrode, a method of forming the storage electrode in a three-dimensional structure or increasing the height of the storage electrode is used.
이하, 종래기술에 따른 반도체소자의 캐패시터 형성방법에 대하여 설명한다.Hereinafter, a method of forming a capacitor of a semiconductor device according to the prior art will be described.
먼저,실리콘기판에 활성영역을 정의하는 소자분리절연막을 형성한다. First, a device isolation insulating film is formed on a silicon substrate to define an active region.
다음, 상기 실리콘기판 상부에 워드라인 및 비트라인을 형성하고, 전체표면 상부에 층간절연막 및 소정 두께의 식각방지막을 형성한다.Next, a word line and a bit line are formed on the silicon substrate, and an interlayer insulating layer and an etch stop layer having a predetermined thickness are formed on the entire surface.
그 다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기 식각방지막 및 층간절연막을 식각하여 저장전극 콘택홀을 형성한다. Next, the etch stop layer and the interlayer insulating layer are etched by a photolithography process using a storage electrode contact mask to form a storage electrode contact hole.
다음, 전체표면 상부에 제1도전층을 형성한 후 평탄화식각공정을 실시하여 저장전극 콘택플러그를 형성한다. 이때, 상기 평탄화식각공정은 전면식각 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 실시되며, 상기 식각방지막을 장벽으로 사용하여 실시된다. Next, after forming the first conductive layer on the entire surface, a planar etching process is performed to form the storage electrode contact plug. In this case, the planarization etching process may be performed by full surface etching or chemical mechanical polishing (hereinafter referred to as CMP) process, and may be performed by using the etch stop layer as a barrier.
그 다음, 전체표면 상부에 코아절연막을 형성한다. Then, a core insulating film is formed over the entire surface.
다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 트렌치를 형성한다. Next, the core insulating layer is etched by a photolithography process using a storage electrode mask to form a trench for exposing the storage electrode contact plug.
그 다음, 전체표면 상부에 소정 두께의 도전층을 형성한다. 이때, 상기 도전층은 다결정실리콘층으로 형성된 것이다. Then, a conductive layer having a predetermined thickness is formed on the entire surface. In this case, the conductive layer is formed of a polycrystalline silicon layer.
다음, 전체표면 상부에 희생막을 형성한다. 이때, 상기 희생막은 감광막으로 형성된 것이다. Next, a sacrificial film is formed over the entire surface. In this case, the sacrificial film is formed of a photosensitive film.
그 다음, 상기 희생막의 상부를 건식식각공정으로 소정 두께 제거하여 평탄화시킨다. Next, the upper portion of the sacrificial layer is removed by a dry etching process to have a predetermined thickness to be flattened.
다음, 상기 희생막 및 도전층을 평탄화식각하여 저장전극을 형성한다. 이때, 상기 평탄화식각공정은 전면식각공정 또는 CMP공정으로 실시되며, 상기 코아절연막을 장벽으로 사용하여 실시된다. Next, the sacrificial layer and the conductive layer are planarized to form a storage electrode. In this case, the planarization etching process may be performed by a front surface etching process or a CMP process using the core insulation layer as a barrier.
상기 평탄화식각공정 후 상기 도전층의 상부가 분리되어 실린더형 저장전극이 형성되고, 상기 실린더형 저장전극 내부에는 희생막이 잔류한다. After the planarization etching process, an upper portion of the conductive layer is separated to form a cylindrical storage electrode, and a sacrificial layer remains inside the cylindrical storage electrode.
그 다음, 상기 희생막과 코아절연막을 제거하여 실린더형 저장전극을 노출시킨다. Next, the sacrificial layer and the core insulating layer are removed to expose the cylindrical storage electrode.
다음, 상기 저장전극의 표면에 반구형 폴리실리콘을 형성하여 저장전극의 표면적을 증가시킨다. Next, hemispherical polysilicon is formed on the surface of the storage electrode to increase the surface area of the storage electrode.
그 후, 전체표면 상부에 유전체막 및 플레이트전극을 형성하여 캐패시터를 완성한다. After that, a dielectric film and a plate electrode are formed over the entire surface to complete the capacitor.
상기와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자가 고집적화되어 감에 따라 한정된 면적에서 저장전극의 높이 및 폭을 증가시키는데 한계가 있고, 이로 인하여 저장전극의 표면적을 증가시키기 위하여 반구형 폴리실리콘층을 형성하더라도 셀 간의 간격이 좁아져 인접하는 저장전극과 단락되어 캐패시터의 정전용량을 확보하기 어려운 문제점이 있다. As described above, the method of forming a capacitor of a semiconductor device according to the related art has a limitation in increasing the height and width of a storage electrode in a limited area as the semiconductor device is highly integrated, and thus, to increase the surface area of the storage electrode. Even when the polysilicon layer is formed, there is a problem that the gap between the cells is narrowed and shorted with adjacent storage electrodes, making it difficult to secure the capacitance of the capacitor.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 저장전극용 도전층을 이중으로 두껍게 형성하고, 패터닝하여 실린더형 저장전극을 형성한 다음, 상기 저장전극용 도전층의 표면을 적정 온도 및 압력하에서 다결정실리콘층의 결정방향에 따라 식각속도 차이를 내는 염화수소가스를 이용한 열화학적 식각 방법으로 기상식각하여 요철을 형성함으로써 저장전극의 높이 및 폭을 증가시키지 않고도 저장전극의 표면적을 증가시킬 수 있는 반도체소자의 캐패시터의 형성방법을 제공하는데 그 목적이 있다.The present invention, in order to solve the above problems of the prior art, to form a thick storage electrode conductive layer in double, patterned to form a cylindrical storage electrode, and then the surface of the conductive electrode for storage electrode suitable temperature and pressure A semiconductor capable of increasing the surface area of a storage electrode without increasing the height and width of the storage electrode by forming irregularities by vapor phase etching using a thermochemical etching method using hydrogen chloride gas having an etching rate difference according to the crystal direction of the polysilicon layer under the present invention. It is an object of the present invention to provide a method of forming a capacitor of an element.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터의 형성방법은, In order to achieve the above object, a method of forming a capacitor of a semiconductor device according to the present invention,
실리콘기판 상부에 저장전극 콘택 플러그를 구비하는 층간절연막과 식각방지막의 적층구조를 형성하는 공정과,Forming a stacked structure of an interlayer insulating film and an etch stopper film having a storage electrode contact plug on the silicon substrate;
상기 구조 상부에 저장전극으로 예정되는 부분을 노출시키는 트렌치가 구비되는 코아절연막을 형성하는 공정과,Forming a core insulating film having a trench exposing a portion intended as a storage electrode on the structure;
상기 구조 상부에 도전층을 증착하는 공정과,Depositing a conductive layer on the structure;
상기 도전층 상부에 희생막을 형성한 후 평탄화시키는 공정과,Forming a sacrificial film on the conductive layer and then planarizing the same;
상기 희생막 및 도전층을 평탄화식각하여 실린더형 저장전극을 형성하는 공정과,Forming a cylindrical storage electrode by planarizing etching the sacrificial layer and the conductive layer;
상기 희생막 및 코아절연막을 제거하는 공정과, Removing the sacrificial film and the core insulating film;
상기 저장전극 표면의 소정 두께를 기상식각하여 요철을 형성하는 공정과,Vapor-phase etching a predetermined thickness of the storage electrode surface to form irregularities;
상기 저장전극의 표면을 질화처리하는 공정과, Nitriding the surface of the storage electrode;
상기 도전층은 비정질실리콘층과 다결정실리콘층의 적층구조를 사용하여 100 ∼ 1000Å두께로 형성하는 것과, The conductive layer is formed to a thickness of 100 ~ 1000 실 using a laminated structure of an amorphous silicon layer and a polycrystalline silicon layer,
상기 도전층은 0.01 ∼ 760Torr 의 압력 및 400 ∼ 700℃의 온도하에서 MS(SiH4), PH3 및 N2 혼합가스를 이용한 저압화학기상증착방법으로 형성되는 것과,The conductive layer is formed by a low pressure chemical vapor deposition method using a mixture of MS (SiH 4 ), PH 3 and N 2 under a pressure of 0.01 ~ 760 Torr and a temperature of 400 ~ 700 ℃,
상기 혼합가스는 MS(SiH4), PH3 및 N2 를 각각 50 ∼ 5000sccm 씩 포함하는 것과,The mixed gas may include 50 to 5000 sccm of MS (SiH 4 ), PH 3 and N 2 , respectively,
상기 도전층은 도프드 다결정실리콘층과 언도프드 다결정실리콘층을 각각 50 ∼ 200Å과 100 ∼ 500Å두께로 증착하여 형성되는 것과, The conductive layer is formed by depositing a doped polycrystalline silicon layer and an undoped polycrystalline silicon layer at a thickness of 50 to 200 kPa and 100 to 500 kPa, respectively,
상기 도프드 다결정실리콘층은 1.0E19 ∼ 5.0E21atoms/cc의 불순물 농도를 갖는 것과, The doped polysilicon layer has an impurity concentration of 1.0E19 to 5.0E21 atoms / cc,
상기 기상식각공정은 400 ∼ 800℃의 온도 및 0.01 ∼ 500Torr의 압력 하에서 염화수소, 수소 및 질소의 혼합가스를 이용하여 실시되는 것과, The gas phase etching process is performed using a mixed gas of hydrogen chloride, hydrogen and nitrogen at a temperature of 400 ~ 800 ℃ and a pressure of 0.01 to 500 Torr,
상기 혼합가스는 염화수소, 수소 및 질소 가스가 각각 50 ∼ 500sccm 함유되는 것과, The mixed gas is hydrogen chloride, hydrogen and nitrogen gas containing 50 to 500sccm, respectively,
상기 기상식각공정은 10 ∼ 500초간 실시되는 것과, The gas phase etching process is performed for 10 to 500 seconds,
상기 기상식각공정은 50 ∼ 1000sccm의 PH3 가스를 추가로 사용하여 실시하되, 상기 기상식각공정과 동시에 실시하거나 기상식각공정 후에 실시되는 것과,The gas phase etching process may be carried out by additionally using 50 to 1000 sccm of PH 3 gas, which is performed simultaneously with the gas phase etching process or after the gas phase etching process,
상기 질화처리는 400 ∼ 800℃의 온도 및 0.01 ∼ 500Torr의 압력 하에서 NH3 가스를 사용하여 실시되는 것을 특징으로 한다.The nitriding treatment is carried out using NH 3 gas at a temperature of 400 to 800 ° C. and a pressure of 0.01 to 500 Torr.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1 내지 도 8 은 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다. 1 to 8 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.
먼저,실리콘기판(11)에 활성영역을 정의하는 소자분리절연막(도시안됨)을 형성한다. First, an element isolation insulating film (not shown) defining an active region is formed on the silicon substrate 11.
다음, 상기 실리콘기판(11) 상부에 워드라인(도시안됨) 및 비트라인(도시안됨)을 형성하고, 전체표면 상부에 층간절연막(13) 및 소정 두께의 식각방지막(14)을 형성한다.Next, a word line (not shown) and a bit line (not shown) are formed on the silicon substrate 11, and an interlayer insulating layer 13 and an etch stop layer 14 having a predetermined thickness are formed on the entire surface.
그 다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기 식각방지막(14) 및 층간절연막(13)을 식각하여 저장전극 콘택홀(도시안됨)을 형성한다. Next, the etch stop layer 14 and the interlayer insulating layer 13 are etched by a photolithography process using a storage electrode contact mask to form a storage electrode contact hole (not shown).
다음, 전체표면 상부에 도전층을 형성한 후 평탄화식각공정을 실시하여 저장전극 콘택플러그(15)를 형성한다. 이때, 상기 평탄화식각공정은 전면식각 또는 CMP공정으로 실시되며, 상기 식각방지막(14)을 장벽으로 사용하여 실시된다. Next, the conductive layer is formed on the entire surface, and then the planar etching process is performed to form the storage electrode contact plug 15. In this case, the planarization etching process may be performed by a front surface etching or a CMP process, and may be performed using the etch stop layer 14 as a barrier.
그 다음, 전체표면 상부에 코아절연막(17)을 형성한다. Next, a core insulating film 17 is formed over the entire surface.
다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막(17)을 식각하여 상기 저장전극 콘택플러그(15)를 노출시키는 트렌치(19)를 형성한다. Next, the core insulation layer 17 is etched by a photolithography process using a storage electrode mask to form a trench 19 exposing the storage electrode contact plug 15.
그 다음, 전체표면 상부에 제1저장전극용 도전층(21)과 제2저장전극용 도전층(23)을 형성한다. 이때, 상기 제1저장전극용 도전층(21)과 제2저장전극용 도전층(23)은 비정질실리콘층과 다결정실리콘층의 적층구조 또는 도프드 다결정실리콘층과 언도프드 다결정실리콘층의 적층구조로 형성된다. Next, the first storage electrode conductive layer 21 and the second storage electrode conductive layer 23 are formed on the entire surface. In this case, the first storage electrode conductive layer 21 and the second storage electrode conductive layer 23 may have a lamination structure of an amorphous silicon layer and a polysilicon layer, or a lamination structure of a doped polycrystalline silicon layer and an undoped polycrystalline silicon layer. Is formed.
여기서, 상기 제1저장전극용 도전층(21)과 제2저장전극용 도전층(23)을 비정질실리콘층과 다결정실리콘층의 적층구조로 형성하는 경우 0.01 ∼ 760Torr 의 압력 및 400 ∼ 700℃의 온도하에서 MS(SiH4), PH3 및 N2 를 각각 50 ∼ 5000sccm 씩 포함하는 혼합가스를 이용하여 100 ∼ 1000Å두께로 형성한 다음, 열처리공정을 실시하여 상기 비정질실리콘층을 결정화시킨다.Here, when the first storage electrode conductive layer 21 and the second storage electrode conductive layer 23 are formed in a lamination structure of an amorphous silicon layer and a polysilicon layer, a pressure of 0.01 to 760 Torr and a 400 to 700 ° C Under temperature, MS (SiH 4 ), PH 3 and N 2 were formed to have a thickness of 100 to 1000 Pa using a mixed gas containing 50 to 5000 sccm, respectively, followed by a heat treatment to crystallize the amorphous silicon layer.
그리고 상기 제1저장전극용 도전층(21)과 제2저장전극용 도전층(23)을 도프드 다결정실리콘층과 언도프드 다결정실리콘층의 적층구조로 형성하는 경우 각각 50 ∼ 200Å과 100 ∼ 500Å두께로 형성한다. 이때, 상기 도프드 다결정실리콘층은 1.0E19 ∼ 5.0E21atoms/cc의 불순물 농도를 갖도록 형성된다. When the first storage electrode conductive layer 21 and the second storage electrode conductive layer 23 are formed in a stacked structure of a doped polycrystalline silicon layer and an undoped polycrystalline silicon layer, respectively, 50 to 200 mW and 100 to 500 mW. Form to thickness. In this case, the doped polysilicon layer is formed to have an impurity concentration of 1.0E19 to 5.0E21 atoms / cc.
다음, 상기 제2저장전극용 도전층(23) 상부에 희생막(25)을 형성한다. 이때, 상기 희생막(25)은 감광막으로 형성된 것이다. Next, a sacrificial layer 25 is formed on the second storage electrode conductive layer 23. In this case, the sacrificial film 25 is formed of a photosensitive film.
그 다음, 상기 희생막(25)의 상부를 건식식각공정으로 소정 두께 제거하여 평탄화시킨다. (도 5 참조)Next, the upper portion of the sacrificial layer 25 is removed by a dry etching process to be flattened. (See Figure 5)
다음, 상기 희생막(25), 제2저장전극용 도전층(23) 및 제1저장전극용 도전층(21)을 평탄화식각하여 실린더형 저장전극(22)을 형성한다. 이때, 상기 평탄화식각공정은 전면식각공정 또는 CMP공정으로 실시되며, 상기 코아절연막(17)을 장벽으로 사용하여 실시된다. Next, the sacrificial layer 25, the second storage electrode conductive layer 23, and the first storage electrode conductive layer 21 are planarized and etched to form a cylindrical storage electrode 22. In this case, the planarization etching process may be performed by a front surface etching process or a CMP process, using the core insulation layer 17 as a barrier.
상기 평탄화식각공정 후 상기 제2저장전극용 도전층(23) 및 제1저장전극용 도전층(21)의 상부가 분리되어 실린더형 저장전극(22)이 형성되고, 상기 실린더형 저장전극(22) 내부에는 희생막(25)이 잔류하고, 외부에는 코아절연막(17)이 잔류한다. After the planarization etching process, an upper portion of the second storage electrode conductive layer 23 and the first storage electrode conductive layer 21 are separated to form a cylindrical storage electrode 22, and the cylindrical storage electrode 22 is formed. The sacrificial film 25 remains inside the core, and the core insulating film 17 remains outside.
그 다음, 상기 희생막(25)과 코아절연막(17)을 제거하여 실린더형 저장전극(22)을 노출시킨다. Next, the sacrificial layer 25 and the core insulating layer 17 are removed to expose the cylindrical storage electrode 22.
그 후, 상기 저장전극(22) 표면의 소정 두께를 기상식각하여 "A"부분과 같이 요철을 형성하여 표면적을 증가시킨다. 이때, 상기 기상식각공정은 상기 저장전극(22)을 구성하고 있는 다결정실리콘층의 결정방향에 따라 실시된다.Thereafter, a predetermined thickness of the surface of the storage electrode 22 is vapor-etched to form irregularities like the portion “A” to increase the surface area. In this case, the vapor phase etching process is performed according to the crystal direction of the polysilicon layer constituting the storage electrode 22.
상기 기상식각공정은 다음과 같이 실시된다. The gas phase etching process is performed as follows.
상기 기상식각공정은 400 ∼ 800℃의 온도 및 0.01 ∼ 500Torr의 압력 하에서 염화수소가스, 수소가스 및 질소 가스가 각각 50 ∼ 500sccm 함유되어 있는 혼합가스를 이용하여 10 ∼ 500초간 실시된다. 이때, 상기 기상식각공정 시 또는 상기 기상식각공정을 진행한 후에 PH3 가스 50 ∼ 1000sccm을 추가로 사용하여 상기 도전층, 즉 저장전극에 불순물을 도핑할 수도 있다.The gas phase etching process is carried out for 10 to 500 seconds using a mixed gas containing hydrogen chloride gas, hydrogen gas and nitrogen gas 50 to 500 sccm, respectively, at a temperature of 400 to 800 ° C. and a pressure of 0.01 to 500 Torr. In this case, impurities may be doped into the conductive layer, that is, the storage electrode, by additionally using 50 to 1000 sccm of PH 3 gas during the gas phase etching process or after the gas phase etching process.
상기 기상식각공정은 적정 온도와 압력하에서 다결정실리콘층의 결정 방향에 따라 식각속도 차이를 내는 염화수소가스를 이용한 열화학적 식각방법을 이용하는 것이다. The gas phase etching process uses a thermochemical etching method using hydrogen chloride gas having an etching rate difference depending on a crystal direction of the polysilicon layer under an appropriate temperature and pressure.
다음, 상기 저장전극(22)의 표면을 질화처리하여 전극 구조의 절연 특성을 향상시킨다. 이때, 상기 질화처리는 400 ∼ 800℃의 온도 및 0.01 ∼ 500Torr의 압력 하에서 NH3 가스를 사용하여 실시한다.Next, the surface of the storage electrode 22 is nitrided to improve insulation characteristics of the electrode structure. At this time, the nitriding treatment is carried out using NH 3 gas at a temperature of 400 to 800 ° C. and a pressure of 0.01 to 500 Torr.
그 다음, 전체표면 상부에 유전체막(도시안됨) 및 플레이트전극(도시안됨)을 형성하여 캐패시터를 완성한다. 이때, 상기 유전체막은 산화막 및 질화막의 적층구조로 형성되며, 600 ∼ 1000℃의 온도에서 10 ∼ 100Å두께로 형성된다. Then, a dielectric film (not shown) and a plate electrode (not shown) are formed over the entire surface to complete the capacitor. At this time, the dielectric film is formed of a laminated structure of an oxide film and a nitride film, and is formed to a thickness of 10 to 100 kPa at a temperature of 600 to 1000 ℃.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 저장전극으로 예정되는 부분을 노출시키는 트렌치가 구비된 코아절연막 상부에 저장전극용 도전층을 이중으로 두껍게 형성하고, 패터닝하여 실린더형 저장전극을 형성한 다음, 상기 저장전극용 도전층의 표면을 적정 온도 및 압력하에서 다결정실리콘층의 결정방향에 따라 식각속도 차이를 내는 염화수소가스를 이용한 열화학적 식각 방법으로 기상식각하여 요철을 형성함으로써 저장전극의 높이 및 폭을 증가시키지 않고도 저장전극의 표면적을 증가시키고, 그에 따른 소자의 고집적화를 유리하게 하는 이점이 있다. As described above, in the method of forming a capacitor of a semiconductor device according to the present invention, a conductive electrode layer for a storage electrode is thickly formed on the core insulating film provided with a trench exposing a portion intended as the storage electrode, and patterned to form a cylinder. After the storage electrode is formed, the surface of the conductive layer for the storage electrode is subjected to vapor phase etching by a thermochemical etching method using hydrogen chloride gas which has an etching rate difference according to the crystallographic direction of the polysilicon layer at an appropriate temperature and pressure to form irregularities. There is an advantage in that the surface area of the storage electrode is increased without increasing the height and width of the storage electrode, thereby advantageously increasing the integration of the device.
도 1 내지 도 8 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도. 1 to 8 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11 : 실리콘기판 13 : 층간절연막11 silicon substrate 13 interlayer insulating film
14 : 식각방지막 15 : 저장전극 콘택플러그14 etch barrier 15 storage electrode contact plug
17 : 코아절연막 19 : 트렌치17 core insulation film 19 trench
21 : 제1저장전극용 도전층 22 : 저장전극21: conductive layer for the first storage electrode 22: storage electrode
23 : 제2저장전극용 도전층 25 : 희생막23: conductive layer for the second storage electrode 25: sacrificial film
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| KR20040036957A KR20040036957A (en) | 2004-05-04 |
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Citations (4)
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|---|---|---|---|---|
| JPH05226609A (en) * | 1992-02-10 | 1993-09-03 | Toshiba Corp | Manufacture of semiconductor device |
| JPH06125052A (en) * | 1992-10-09 | 1994-05-06 | Nippon Steel Corp | Manufacture of semiconductor memory |
| KR20010036067A (en) * | 1999-10-05 | 2001-05-07 | 윤종용 | Methods for manufacturing storage node of capacitor using selective Si deposition |
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- 2002-10-25 KR KR10-2002-0065558A patent/KR100483627B1/en not_active IP Right Cessation
Patent Citations (4)
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Also Published As
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