KR100337453B1 - 써킷테이프를 이용한 반도체패키지의 제조방법 - Google Patents
써킷테이프를 이용한 반도체패키지의 제조방법 Download PDFInfo
- Publication number
- KR100337453B1 KR100337453B1 KR1019980035614A KR19980035614A KR100337453B1 KR 100337453 B1 KR100337453 B1 KR 100337453B1 KR 1019980035614 A KR1019980035614 A KR 1019980035614A KR 19980035614 A KR19980035614 A KR 19980035614A KR 100337453 B1 KR100337453 B1 KR 100337453B1
- Authority
- KR
- South Korea
- Prior art keywords
- tape
- circuit
- circuit tape
- wafer
- adsorption
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 32
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000002390 adhesive tape Substances 0.000 claims abstract description 25
- 238000001179 sorption measurement Methods 0.000 claims abstract description 24
- 230000000149 penetrating effect Effects 0.000 claims abstract description 16
- 238000005538 encapsulation Methods 0.000 abstract description 7
- 238000005452 bending Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000004080 punching Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000004927 fusion Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
Landscapes
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
본 발명은 써킷테이프를 이용한 반도체패키지의 제조방법에 관한 것으로, 써킷테이프의 휨 현상없이 와이어본딩 및 인캡슐레이션영역이 형성되는 관통부를 형성한후 웨이퍼에 상기 써킷테이프를 평평한 상태로 접착하기 위해, 다수의 회로패턴영역이 형성되어 있는 써킷테이프 저면에 접착테이프를 접착시키는 단계와; 다수의 흡착공 및 관통부가 형성되어 있는 흡착판으로 상기 접착테이프가 접착된 써킷테이프의 상면을 평평한 상태로 흡착하는 단계와; 상기 흡착판에 써킷테이프가 흡착된 상태에서 흡착판의 관통부에 일련의 펀치를 통과시킴으로써 써킷테이프 및 접착테이프에 관통부를 형성시키는 단계와; 상기 흡착판을 웨이퍼쪽으로 하강시켜, 써킷테이프 및 접착테이프를 웨이퍼의 상면에 압착시키며 흡착판의 흡착력을 제거함으로써 써킷테이프를 웨이퍼상에 접착시키는 단계를 포함하여 이루어진 써킷테이프를 이용한 반도체패키지의 제조방법.
Description
본 발명은 써킷테이프를 이용한 반도체패키지의 제조방법에 관한 것으로, 보다 상세하게 설명하면 써킷테이프의 휨 현상없이 와이어본딩 및 인캡슐레이션영역이 형성되는 관통부를 형성한후 웨이퍼에 상기 써킷테이프를 평평한 상태로 접착할 수 있는 써킷테이프를 이용한 반도체패키지의 제조방법에 관한 것이다.
일반적으로 최근의 반도체패키지는 전자 제품, 통신 기기, 컴퓨터등 반도체패키지가 실장되는 전자 제품들이 소형화되어 가고 있는 추세에 따라 반도체패키지의 크기를 기능의 저하없이 소형화시키고, 고다핀을 구현하면서 경박단소화하고자 하는 새로운 형태로 발전하고 있다.
이러한 반도체패키지는 그 크기를 반도체칩의 크기와 비슷한 크기로 형성함은 물론, 그 제조 방법에 있어서도 다수의 반도체칩이 형성되어 있는 웨이퍼상에 다수의 회로패턴영역이 형성되어 있는 써킷테이프를 접착테이프를 개재하여 직접 접착시킨 채, 웨이퍼상에서 와이어본딩, 인캡슐레이션 및 솔더볼 융착을 마친 후, 마지막 단계에서 상기 웨이퍼를 각각의 반도체칩으로 절단하여 독립된 반도체패키지로 제조하기에 이르고 있다.
상기한 반도체패키지에 이용되는 종래의 써킷테이프를 도1a 및 도1b에 도시하였다.
도1a는 일반적인 반도체패키지용 써킷테이프를 도시한 평면도이고, 도1b는 도1a의 A-A'선 단면도이다.
먼저 상기 써킷테이프(CT)의 한 회로패턴영역(4)을 기준으로 그 층구조 및 평면적인 양태를 설명하면, 써킷테이프(CT)는 통상 다층으로 형성되어 있는데, 제일 하부에 절연체로서 폴리이미드층(2)이 형성되어 있고, 상기 폴리이미드층(2) 상부에는 차후에 반도체칩(18)과 와이어로 연결되는 본드핑거(5a) 및 이에 연장되는 회로패턴(5)이 미세하고 복잡하게 구리(Cu)로 형성되어 있으며, 상기 회로패턴(5)에 연결되어서는 차후에 솔더볼이 융착될 수 있도록 금(Au) 및 니켈(Ni) 등이 도금되어 솔더볼랜드(6)가 형성되어 있고, 상기 솔더볼랜드(6) 및 본드핑거(5a)가 위치되는 본드핑거영역(5b)을 제외한 회로패턴(5)의 상부에는 그 회로패턴(5)을 외부의 환경으로부터 보호하기 위해 절연체인 커버코오트(12)가 형성되어 있다.
도면중 미설명 부호 3은 다수의 회로패턴(5)들을 동시에 전해도금하기 위한 버스라인이고, 10은 반도체패키지의 제조공정중 상기 버스라인(3)을 포함하여 절단되는 영역으로써 반도체칩의 입출력패드와 본드핑거(5a)를 전기적으로 연결시킬 수 있도록 하는 관통예정영역이다.
이러한 다수의 회로패턴영역(4)이 집합되어 대략 웨이퍼(16) 형태와 비슷한 써킷테이프(CT)를 형성하게 되며, 상기 회로패턴영역(4)의 외주연에는 도전체박막(도시되지 않음) 및 커버코오트(12)가 형성되어 있다. 상기 각각의 회로패턴영역(4)들은 차후에 웨이퍼(16)에 형성된 각각의 반도체칩(18)과 함께 한 유닛으로 절단되며, 회로패턴영역(4) 외주연의 도전체박막 및 커버코오트(12)는 제거된다.
한편, 웨이퍼는 도2에 도시된 바와 같이, 다수의 반도체칩(18)이 형성되어 있으며, 각각의 반도체칩(18)에는 다수의 입출력패드(20)들이 형성되어 써킷테이프(CT)의 회로패턴영역(4)의 본드핑거(5a)와 와이어본딩될 수 있도록 되어 있다. 또한 각각의 반도체칩(18)들은 절단라인(22)에 의해 구분되어 있으며, 상기 절단라인(22)들을 따라서 차후에 써킷테이프(CT)의 한 회로패턴영역(4)과 함께 독립된 반도체칩(18)들로 절단되는 것이다.
여기서 상기 써킷테이프(CT)는 저면에 접착테이프가 개재되어 웨이퍼(16) 상면에 접착되기 전에, 상기 써킷테이프(CT) 및 접착테이프를 관통하여 소정의 관통부(도시되지 않음)가 펀치에 의해 형성됨으로써, 써킷테이프(CT)에는 관통부가 마치 라인 형상으로 형성된 채 웨이퍼(16) 상면에 접착된다. 이때, 상기 관통예정영역(10) 내측에 위치하는 버스라인(3) 및 폴리이미드층(2)도 모두 제거된다.
그런데, 상기 써킷테이프는 다층 즉, 폴리이미드층, 회로패턴, 커버코오트로 이루어져 원래 휘기 쉬운 성질을 가지고 있었는데, 상기와 같이 연속적인 관통부가 형성됨으로써 더욱 쉽게 휘는 현상(Bowing)이 발생한다. 이와 같이 써킷테이프가 휘게 되면 상기 써킷테이프를 평평한 상태로 취급하는 것이 어렵게 됨으로써, 상기 써킷테이프를 웨이퍼의 정확한 위치에 접착하는 것이 어렵게 된다.
또한, 상기 써킷테이프에 형성된 회로패턴영역의 각 유닛이 조밀화 및 세밀화됨에 따라 써킷테이프의 소정영역에 서포트바를 설치할 여유공간이 부족하게 되며, 웨이퍼의 반도체칩중에서 양품의 반도체칩 상면에 위치하는 써킷테이프에도 서포트바가 형성된 경우에는 상기 양품의 반도체칩을 상품화하지 못함으로써 전체 생산수율을 저하시키는 문제가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 써킷테이프의 휨 현상없이 와이어본딩 및 인캡슐레이션영역이 형성되는 관통부를 형성한후 웨이퍼에 상기 써킷테이프를 평평한 상태로 접착할 수 있는 써킷테이프를 이용한 반도체패키지의 제조방법을 제공하는데 있다.
도1a 및 도1b는 반도체패키지패키지용 써킷테이프를 도시한 평면도 및 단면도이다.
도2는 다수의 반도체칩이 형성되어 있는 웨이퍼를 도시한 평면도이다.
도3은 써킷테이프의 저면에 접착테이프가 접착된 상태를 도시한 사시도이다.
도4a 및 도4b는 써킷테이프를 흡착 및 펀칭하기 위한 흡착툴을 도시한 사시도 및 저면도이다.
도5는 써킷테이프가 흡착툴에 흡착된 상태를 도시한 사시도이다.
도6은 써킷테이프에 다수의 관통부가 형성된 상태를 도시한 평면도이다.
- 도면중 주요부호에 대한 설명 -
CT ; 써킷테이프 2 ; 폴리이미드층
3 ; 버스라인 4 ; 회로패턴영역
5 ; 회로패턴 5a ; 본드핑거
5b ; 본드핑거영역 6 ; 솔더볼랜드
8 ; 인캡슐레이션영역 10 ; 관통예정영역
12 ; 커버코오트 16 ; 웨이퍼
18 ; 반도체칩 20 ; 입출력패드
22 ; 절단라인 30 ; 흡착툴
10, 31 ; 써킷테이프의 관통부, 흡착툴의 관통부
32 ; 흡착공 33 ; 몸체
34 ; 흡착호스 40 ; 접착테이프
42 ; 커버시트
상기한 목적을 달성하기 위해 본 발명에 의한 써킷테이프를 이용한 반도체패키지의 제조방법은, 다수의 회로패턴영역이 형성되어 있는 써킷테이프 저면에 접착테이프를 접착시키는 단계와; 다수의 흡착공 및 관통부가 형성되어 있는 흡착판으로 상기 접착테이프가 접착된 써킷테이프의 상면을 평평한 상태로 흡착하는 단계와; 상기 흡착판에 써킷테이프가 흡착된 상태에서 흡착판의 관통부에 일련의 펀치를 통과시킴으로써 써킷테이프 및 접착테이프에 관통부를 형성시키는 단계와; 상기 흡착판을 웨이퍼쪽으로 하강시켜, 써킷테이프 및 접착테이프를 웨이퍼의 상면에 압착시키며 흡착판의 흡착력을 제거함으로써 써킷테이프를 웨이퍼상에 접착시키는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도3은 써킷테이프(CT)의 저면에 접착테이프(40)가 접착된 상태를 도시한 사시도로서, 도시된 바와 같이 먼저 써킷테이프(CT)의 저면에 판상의 접착테이프(40)를 접착시킨다.
여기서 상기 접착테이프(40)는 양면성 접착테이프를 사용하며, 써킷테이프(CT)의 저면에 접착될 때 상기 접착테이프(40)의 상면에 접착된 커버시트(도시하지 않음)는 제거하고, 저면에 부착된 커버시트(42)는 제거하지 않은 상태로 한다.
그런후에 도4a 및 도4b와 같은 흡착툴(30)의 한 예를 구비한다.
상기 흡착툴(30)의 한 예는 도시된 바와 같이 대략 사각판상의 몸체(33)로써, 그 상면에서 하면까지는 다수의 관통부(31)가 라인상으로 형성되어 있으며, 상기 몸체(33)의 하면에는 다수의 흡착공(32)이 형성되어 있다. 또한 상기 흡착공(32)에 연통되어서는 상기 흡착공을 통하여 공기를 빨아들이는 흡착호스(34)가 몸체(33)에 구비되어 있다.
여기서 상기 다수의 관통부(31)는 써킷테이프(CT)의 관통예정영역(10)(이 관통예정영역(10)은 웨이퍼의 반도체칩에 형성된 입출력패드의 배열 상태에 따라 바뀜)의 형상에 따라서 결정되기 때문에, 흡착툴(30)의 관통부(31)는 다양한 모양으로 변화가 가능하다. 즉, 도면에서는 각각의 관통부(31)가 마치 일련의 라인 모양으로 형성되어 있는데, 이는 써킷테이프(CT)의 관통예정영역(10)이 라인 모양으로 형성되어 있기 때문이다.
이어서 도5에 도시된 바와 같이, 상기 흡착툴(30)을 이용하여 상기 써킷테이프(CT)의 상면을 평평한 상태로 흡착시킨다. 이와 같이 흡착툴(30)을 이용하여 써킷테이프(CT)를 흡착함으로써 써킷테이프(CT)에 서포트바 등을 전혀 형성하지 않고도 휨현상 없이 평평한 상태로 써킷테이프(CT)를 일정시간동안 지지 및 유지시킬 수 있게 된다.
여기서 상기 흡착툴(30)의 흡착호스(34)에는 진공펌프 또는 흡착모터 등을 연결하여 흡착툴(30)의 흡착공(32)으로 공기를 빨아들이도록 함으로서, 흡착툴(30)의 저면 전체에 써킷테이프(CT)가 강하게 흡착되도록 한다.
이어서 상기 흡착툴(30)에 형성된 일련의 관통부(31)를 향하여 펀치를 통과시킴으로써 상기 써킷테이프(CT)의 관통예정영역(10)에 실제의 관통부(11)를 형성시킨다.
이때 상기 흡착툴(30)의 저면은 소정의 지지대(도시되지 않음) 등에 밀착시킨 상태에서 펀칭 작업을 실시하며, 상기 지지대에도 상기 흡착툴(30)에 형성된 다수의 관통부(31)와 같은 형상의 관통부가 형성되도록 함으로써, 상기 펀치가 상기 흡착툴(30), 써킷테이프(CT) 및 접착테이프(40)를 용이하게 관통할 수 있도록 한다.
상기와 같은 펀칭 작업후에는 도6에 도시한 바와 같이 써킷테이프(CT)에 다수의 관통부(11)가 형성되며, 이는 웨이퍼의 반도체칩에 형성된 입출력패드들이 위치하는 부분과 대응되는 위치이다.
이와 같은 공정이 완료된 후에는 상기 써킷테이프(CT)의 저면에서 접착테이프(40)에 부착되어 있는 커버시트(42)를 제거하고, 곧 상기 흡착툴(30)을 웨이퍼쪽으로 이동한다.
그런후, 상기 흡착툴(30)을 웨이퍼(16)의 상면에 압착시키고, 상기 흡착툴(30)의 흡착호스(34)를 통하여 제공되된 흡착력은 제거함으로써, 웨이퍼(16) 상면에 써킷테이프(CT)가 접착되도록 한다.
이어서, 상기 써킷테이프(CT)에 형성된 관통부(11)를 통하여 웨이퍼(16)의 반도체칩(18)과 써킷테이프(CT)의 회로패턴영역(40)에 형성된 본드핑거(5a)를 와이어로 본딩시키며, 나머지의 반도체패키지 제조 공정 즉, 인캡슐레이션, 솔더볼 융착 및 절단작업과 같은 공정을 연속적으로 실시한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만, 본 발명은 여기에만 한정되지 않으며 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 써킷테이프를 이용한 반도체패키지의 제조방법에 의하면, 써킷테이프의 휨현상없이 와이어본딩 및 인캡슐레이션영역이 형성되는 관통부를 형성한후 웨이퍼에 상기 써킷테이프를 평평한 상태로 접착할 수 있음으로서, 결국 반도체패키지의 생산수율을 향상시킬 수 있다.
Claims (1)
- 다수의 회로패턴영역이 형성되어 있는 써킷테이프 저면에 접착테이프를 접착시키는 단계와;다수의 흡착공 및 관통부가 형성되어 있는 흡착판으로 상기 접착테이프가 접착된 써킷테이프의 상면을 평평한 상태로 흡착하는 단계와;상기 흡착판에 써킷테이프가 흡착된 상태에서 흡착판의 관통부에 일련의 펀치를 통과시킴으로써 써킷테이프 및 접착테이프에 관통부를 형성시키는 단계와;상기 흡착판을 웨이퍼쪽으로 하강시켜, 써킷테이프 및 접착테이프를 웨이퍼의 상면에 압착시키며 흡착판의 흡착력을 제거함으로써 써킷테이프를 웨이퍼상에 접착시키는 단계를 포함하여 이루어진 써킷테이프를 이용한 반도체패키지의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980035614A KR100337453B1 (ko) | 1998-08-31 | 1998-08-31 | 써킷테이프를 이용한 반도체패키지의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980035614A KR100337453B1 (ko) | 1998-08-31 | 1998-08-31 | 써킷테이프를 이용한 반도체패키지의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000015588A KR20000015588A (ko) | 2000-03-15 |
| KR100337453B1 true KR100337453B1 (ko) | 2002-07-18 |
Family
ID=19548965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980035614A KR100337453B1 (ko) | 1998-08-31 | 1998-08-31 | 써킷테이프를 이용한 반도체패키지의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100337453B1 (ko) |
-
1998
- 1998-08-31 KR KR1019980035614A patent/KR100337453B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000015588A (ko) | 2000-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6022758A (en) | Process for manufacturing solder leads on a semiconductor device package | |
| JP3784976B2 (ja) | 半導体装置 | |
| KR100437437B1 (ko) | 반도체 패키지의 제조법 및 반도체 패키지 | |
| US6020218A (en) | Method of manufacturing ball grid array semiconductor package | |
| US7138296B2 (en) | Board for manufacturing a BGA and method of manufacturing semiconductor device using thereof | |
| KR100253870B1 (ko) | 반도체장치와 그 제조방법 및 기판프레임(semiconductor device, method of manufacturing the same, and semiconductor circuit board) | |
| JP3925602B2 (ja) | 接着材料の貼着方法及び半導体装置の製造方法 | |
| JPH04505235A (ja) | 超高密度パッドアレイ・チップキャリアを接地する方法 | |
| US20070096271A1 (en) | Substrate frame | |
| JP2004207275A (ja) | 回路装置およびその製造方法 | |
| KR100346899B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6444494B1 (en) | Process of packaging a semiconductor device with reinforced film substrate | |
| KR100337453B1 (ko) | 써킷테이프를 이용한 반도체패키지의 제조방법 | |
| JP2514798Y2 (ja) | 半導体チップの吸着装置 | |
| JP3842683B2 (ja) | 多数個取り配線基板 | |
| JP3664171B2 (ja) | 半導体装置の製造方法及び半導体装置の製造装置 | |
| JPH07221427A (ja) | 表面実装用パッケージ及びパッケージ実装装置 | |
| KR0147156B1 (ko) | 필름 온 칩 패키지와 그 제조방법 | |
| KR100708033B1 (ko) | 반도체 패키지용 섭스트레이트 및 이의 제조방법 | |
| KR100337452B1 (ko) | 반도체패키지의 제조에 적용되는 써킷테이프 | |
| KR100374661B1 (ko) | 배선 기판, 그 제조 방법 및 반도체 장치 | |
| JPH06334059A (ja) | 半導体搭載用基板及びその製造方法 | |
| JP2978829B2 (ja) | 絶縁テープ付き半導体チップ | |
| US6190529B1 (en) | Method for plating gold to bond leads on a semiconductor substrate | |
| KR100336762B1 (ko) | 칩 사이즈 패키지 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130507 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140507 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150507 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160509 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20170502 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20180502 Year of fee payment: 17 |
|
| EXPY | Expiration of term |