KR100333155B1 - Thin film semiconductor device and manufacturing method - Google Patents
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Abstract
본 발명은 소스와 드레인간의 누설 전류를 감소시키도록 고안한 박막 반도체에 관한 것이다. 실리콘막을 습식 에칭 기술에 의해 에칭시켜 테이퍼링된 에지를 지니는 섬형 실리콘 반도체 영역을 수득한다. 대안적으로는, 테이퍼링된 에지 부분을 지니는 섬형 반도체 영역은건식 에칭 기술로 형성시키고에지 부분을 수소 또는 불화 수소화 질산(hydrofluoric nitric acid)과 같은 에칭제에 의해 에칭시킨다. 그 결과, 섬형 반도체 영역에서, 건식 에칭시키면서 플라즈마에 의해 손상된 부분을 제거시킬 수 있다. 따라서, 이 부분에 의해 유발되는, 소스와 드레인 사이의 누설 전류가 감소되게 된다. 또한, 전술한 어느 경우에서나, 게이트 전극이 섬형 실리콘 영역을 가로지를 때와 같은 단절 등의 단점이 제거될 수 있다.The present invention relates to thin film semiconductors designed to reduce leakage current between source and drain. The silicon film is etched by a wet etching technique to obtain island type silicon semiconductor regions with tapered edges. Alternatively, island-like semiconductor regions with tapered edge portions are formed by dry etching techniques and the edge portions are etched with an etchant such as hydrogen or hydrofluoric nitric acid. As a result, in the island-like semiconductor region, the portion damaged by the plasma can be removed while dry etching. Thus, the leakage current between the source and the drain caused by this portion is reduced. In addition, in any of the above cases, disadvantages such as disconnection when the gate electrode crosses the island-like silicon region can be eliminated.
Description
본 발명은 박막 집적 회로, 예를 들어, 박막 트랜지스터(TFT : thin film transistor)에 사용되는 회로 소자의 구조 및 이의 제조 방법에 관한 것이다. 본 발명에 의해 제조되는 박막 트랜지스터는 유리등으로 제조된 절연성 기질의 어느 위에나 형성되고 절연체는 단결정 실리콘 등으로 제조된 반도체 기판 상에 형성되며, 액정 디스플레이, 이미지 센서의 구동 회로 등의 활성 매트릭스 회로에 사용된다.The present invention relates to a structure of a circuit element used in a thin film integrated circuit, for example, a thin film transistor (TFT) and a manufacturing method thereof. The thin film transistor produced by the present invention is formed on any of an insulating substrate made of glass or the like and an insulator is formed on a semiconductor substrate made of single crystal silicon or the like, and an active matrix circuit such as a driving circuit of a liquid crystal display or an image sensor. Used for
최근에, 750℃ 이하의 온도에서 박막 트랜지스터를 제조하는 것이 요구되고 있다. 이 박막 트랜지스터는, 산화실리콘, 질화실리콘 등으로 제조한 절연막 상에 형성된 실리콘 반도체 박막을 에칭시켜 섬형(island-like) 실리콘 영역(활성층)을 형성시키고, 그 위에 게이트 절연막 및 게이트 전극을 형성시키는 방법으로 제조한다. 그러나, 상기와 같은 저온은, 통상적인 반도체 집적 회로 기술에서의 열산화법에 의한 게이트 절연막을 얻는 것을 불가능하게 한다. 따라서, 절연막은 지금까지주로 화학적 증기상 증착법(CVD 법) 또는 물리적 증기상 증착법(PVD 법)으로 형성되어 왔다.Recently, it is required to manufacture thin film transistors at a temperature of 750 ° C or lower. In this thin film transistor, a silicon semiconductor thin film formed on an insulating film made of silicon oxide, silicon nitride, or the like is etched to form island-like silicon regions (active layers), and a gate insulating film and a gate electrode are formed thereon. To prepare. However, such low temperature makes it impossible to obtain the gate insulating film by the thermal oxidation method in the conventional semiconductor integrated circuit technology. Therefore, the insulating film has been mainly formed by chemical vapor deposition (CVD) or physical vapor deposition (PVD).
그러나, CVD 법 또는 PVD 법으로 형성된 절연막은 스텝 커버리지(step coverage)가 낮아져, 그 신뢰도, 수율(yield) 및 특성에 악영향을 끼칠 수도 있다. 다시 말하면, 에지 부분의 단면이 실질적으로 수직인 경우에, 게이트 절연막의 커버리지는 현저한 정도까지 감소하여, 전형적인 경우에, 에지 부분의 두께가 편평한 부분의 두께의 최대 1/2 정도밖에 되지 않는다.However, an insulating film formed by the CVD method or the PVD method has a low step coverage, which may adversely affect its reliability, yield, and properties. In other words, when the cross section of the edge portion is substantially vertical, the coverage of the gate insulating film is reduced to a remarkable degree, so that in typical cases, the thickness of the edge portion is only about 1/2 of the thickness of the flat portion.
통상적으로, 섬형 실리콘 영역은 실리콘막을 건조-에칭시켜 얻어왔다. 상기 일반적인 건조 에칭 기술에서, 기판으로서 작용하는 산화실리콘 또는 질화실리콘에 대한 실리콘의 선택 비율을 개선시켜야할 필요성 때문에, 반응 이온 에칭법이 채택되어 왔다. 이런 경우, 섬형 실리콘 영역의 단면은 실질적으로 수직이 되게 된다.Typically, island-like silicon regions have been obtained by dry-etching a silicon film. In the above general dry etching technique, reactive ion etching has been adopted because of the need to improve the selection ratio of silicon to silicon oxide or silicon nitride serving as a substrate. In this case, the cross section of the island-like silicon region becomes substantially vertical.
이같은 이유로, 게이트 전극의 전장은 박막 반도체 영역의 에지 부위에 집중적으로 적용되게 된다. 다시 말해서, 에지 부위에서 게이트 절연막의 두께는 평평한 부위에서의 두께의 1/2 정도에 불과하기 때문에, 에지 영역의 전장의 세기는 평평한 부위의 전장의 세기의 거의 2배가 되게 된다. 이 결과, 에지 부위에서의 내전압을 낮추어 게이트와 전원 또는 게이트와 드레인 등 사이에서의 유전 손상 및 누전을 유발시킨다. 또한, 스텝이 급격하기 때문에, 다수의 경우, 게이트 전극은 섬형 실리콘 영역의 에지 부분에서 단절되어 왔다.For this reason, the electric field of the gate electrode is concentrated in the edge portion of the thin film semiconductor region. In other words, since the thickness of the gate insulating film at the edge portion is only about 1/2 of the thickness at the flat portion, the strength of the electric field of the edge region is almost twice the strength of the electric field of the flat portion. As a result, the withstand voltage at the edge portion is lowered to cause dielectric damage and a short circuit between the gate and the power supply or the gate and the drain. In addition, since the step is sharp, in many cases, the gate electrode has been disconnected at the edge portion of the island-like silicon region.
상기와 같은 관점에서, 섬형 실리콘 영역의 에지 부분이 수직이 아니라 경사진 단면을 갖는 형태(테이퍼링 형태)를 가짐으로써 절연막의 스텝 커버리지가 어느정도 저하된다 하더라도 아무런 문제점이 발생되지 않도록 하고자 하는 것이 제안된 바 있다.In view of the above, it has been proposed that the edge portion of the island-like silicon region has a shape (tapering shape) with an inclined cross section rather than vertical, so that no problem occurs even if the step coverage of the insulating film is reduced to some extent. have.
제 3 도는 테이퍼링된 에지를 갖는 전형적인 TFT를, 각각, 상단부와 라인 A-A' 및 B-B'를 취하여 나타낸 도면이다. 기판 상에 형성된 TFT의 박막 실리콘 반도체 영역은 불순한 영역(p-타입 또는 n-타입 전도성을 나타내는 소스 및 드레인 영역)(24 와 25) 및 실질적으로 고유하고 게이트 전극(23) 아래에 위치한 채널 형성 영역(21)으로 나뉘어진다. 도시하지는 않았으나, 이들을 커버링하기 위해 층간절연체(59)가 제공되어 있으며, 그 위에 와이어링이 형성된다. 이 와이어링은 층간절연체내에 형성된 접속 홀(contact hole)을 통해 불순한 영역(24와 25)에 연결된다.3 shows a typical TFT with tapered edges, taking the top and lines A-A 'and B-B', respectively. The thin film silicon semiconductor region of the TFT formed on the substrate is an impurity region (source and drain region exhibiting p-type or n-type conductivity) 24 and 25 and a channel formation region substantially inherent and located below the gate electrode 23. Divided into 21. Although not shown, an interlayer insulator 59 is provided to cover them, and wiring is formed thereon. This wiring is connected to the impure regions 24 and 25 through contact holes formed in the interlayer insulator.
제 3 도에 도시한 바와 같이, 실리콘 반도체 영역의 테이퍼링된 에지 영역을 갖는, 게이트 절연막(22)은 평평한 부분과 동일한 두께의 에지 부분을 가질 수 있게 됨으로써 에지 부분에서의 내전압이 개선될 수 있게 된다. 그 결과, TFT의 특성과 제조 수율이 현저하게 개선된다.As shown in FIG. 3, the gate insulating film 22, which has a tapered edge region of the silicon semiconductor region, can have an edge portion of the same thickness as the flat portion, so that the withstand voltage at the edge portion can be improved. . As a result, the characteristics and production yield of the TFTs are remarkably improved.
그러나, 전술한 대응책이 상기-언급한 문제점을 근본적으로 해결하기 위한 기술일 수는 없다. 비접속(disconnection)이 실리콘 반도체 영역의 에지 부분을 테이퍼링시킴으로써 감소시킬 수 있음이 분명하다. 그러나, 해결될 수 없는 많은 문제점이 있다. 가장 심각한 문제점은 소스와 드레인 간의 누설 전류이다. 소스와 TFT의 드레인 사이에 예정된 드레인 전압을 걸어주고, 게이트 전극의 전위가 소스전극의 전위와 같다해도, 채널이 형성되지 않는다. 따라서, 소스와 드레인 사이에 전류가 흐르지 않는다. 다시 말해서, 오프-전류(off-current)는 논리적으로 0.1pA또는 그 미만이다.However, the above countermeasure cannot be a technique for fundamentally solving the above-mentioned problem. It is clear that disconnection can be reduced by tapering the edge portion of the silicon semiconductor region. However, there are many problems that cannot be solved. The most serious problem is the leakage current between the source and drain. A predetermined drain voltage is applied between the source and the drain of the TFT, and no channel is formed even if the potential of the gate electrode is equal to that of the source electrode. Thus, no current flows between the source and the drain. In other words, the off-current is logically 0.1 pA or less.
그러나, 실제적으로는, 10pA 이상의 누설 전류(이하 "오프-전류"로 한다)가 관찰되었다. 게다가, 오프-전류가 놀랍게도 TFT의 채널 폭에 전혀 무관하게 거의 균일함이 관찰되었다. 이러한 오프-전류는 특히 활성 매트릭스 회로의 스위칭 트랜지스터로 사용될 때 피할 수 없는 것이며, 이에 따라 오프-전류가 10pA 이하, 바람직하게는 2pA 이하로 설정되어져야 함이 요구된다.However, in practice, leakage currents of 10 pA or more (hereinafter referred to as "off-current") were observed. In addition, it was surprisingly observed that the off-current was almost uniform regardless of the channel width of the TFT at all. Such off-current is inevitable, especially when used as a switching transistor of an active matrix circuit, and therefore it is required that the off-current be set to 10 pA or less, preferably 2 pA or less.
발명자들이 오프-전류의 원인을 더 연구한 결과, 전류(27)가, 실질적으로 고유한 채널 형성 영역(21)간의 실리콘 영역의 에지 부분(28)을 따라 흐르는 것이 밝혀졌다. 그 후, 전술한 현상이, 실리콘막을 건식 에칭 기술을 통해 에칭시켜, 섬형 실리콘 영역을 형성시키는 프로세스 중 다량의 플라즈마에 의해 손상된 에지 부분에 의해 발생됨이 밝혀졌다.The inventors further studied the cause of the off-current, and it was found that the current 27 flows along the edge portion 28 of the silicon region between the substantially unique channel forming regions 21. It was then found that the above-mentioned phenomenon was caused by edge portions damaged by a large amount of plasma during the process of etching the silicon film through a dry etching technique to form island-like silicon regions.
여러 가지 전기적 및 물리적 측정의 결과 다음과 같은 사실이 입증되었다. 건식 에칭 프로세스 동안에 손상된 부분(26)은 에지 부분(28) 상에 형성된다. 쌍을 이루지 못한 결합(불포화 결합)이 부분(26)에서 발생된다. 또한, 실리콘 표면은 낮은 정도까지 산화시킴으로써 저하된 특성을 갖는 산화실리콘막이 형성된다. 불포화결합(dangling bond) 및 저하된 특성을 갖는 산화실리콘막은 반도체 특성을 제공할 수 없으며, 전기적으로 전도체의 특성과 유사한 작용을 갖는다.Several electrical and physical measurements have proven the following: The damaged portion 26 is formed on the edge portion 28 during the dry etching process. Unpaired bonds (unsaturated bonds) occur in portion 26. In addition, a silicon oxide film having characteristics that are degraded by oxidizing the silicon surface to a low degree is formed. Silicon oxide films having dangling bonds and degraded properties cannot provide semiconductor properties and have an action similar to that of the conductors electrically.
플라즈마에 의한 이와 같은 손상은 테이퍼링된 에지에 대해 특이할 뿐만 아니라, 섬형 실리콘 영역이 건식 에칭 기술에 의해 형성되는 경우 모든 에지 부분에도 가해지게 된다.Such damage by the plasma is not only specific to the tapered edges, but also to all edge portions when the island-like silicon regions are formed by dry etching techniques.
이렇게 손상된 부분(26)이 채널 폭에 상관없이 거의 동일한 단면적 영역에 존재하기 때문에, 오프-전류 또한 채널 폭에 관계없이 거의 동일한 값을 갖는다. 따라서, 오프-전류를 더 감소시키기 위해, 손상된 부분(26)을 제거시키는 것이 필요하다. 대안적으로, 에지 부분이 플라즈마에 의해 전혀 손상되지 않는 독특한 에칭 방법이 요구되고 있다.Since the damaged portions 26 are in almost the same cross sectional area regardless of the channel width, the off-current also has almost the same value regardless of the channel width. Thus, to further reduce the off-current, it is necessary to remove the damaged portion 26. Alternatively, there is a need for a unique etching method in which the edge portion is not damaged at all by the plasma.
(발명의 요약)(Summary of invention)
본 발명은 상술한 문제점의 관점에서 이루어졌으며, 본 발명의 목적은, 플라즈마로 인한 에지 부분의 손상을 전혀 갖지 않는, 테이퍼링된 에지 부분을 가지는 섬형 실리콘 영역을 형성시키는 방법을 제공하는데 있다.The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a method for forming island-like silicon regions having tapered edge portions, which have no damage to the edge portions due to plasma.
전술한 문제점을 해결하기 위해, 본 발명의 첫째 측면에 따라 박막 반도체 장치를 제조하는 방법에서, 테이퍼링된 에지를 가지는 섬형 실리콘 반도체를 실리콘을 에칭시키는 작용을 갖는 비-플라즈마법에 의해 형성시킨다.In order to solve the above-mentioned problem, in the method of manufacturing a thin film semiconductor device according to the first aspect of the present invention, an island-like silicon semiconductor having a tapered edge is formed by a non-plasma method having an action of etching silicon.
상기 구성은 본 명세서에서 기술되는 본 발명의 주된 구성 요소이다. 이 섬형 실리콘 영역은 플라즈마를 사용하지 않고, 실리콘막을 에칭시키는 작용을 제공하는 액체를 함유하는 에칭제(예를 들어, NH2그룹을 갖는 히드라진(NH2NH2) 또는 에틸렌디아민(NH2(C2H4)NH2), 또는 불화 수소산과 질산의 혼합 용액)에 기인하는 습식에칭 기술을 통해 실리콘막을 에칭하여 형성되거나, 또는 비-이온화 상태에서 실리콘을 에칭시키는 작용을 갖는 가스(예를 들어, 여러 가지 불화염소)에 기인하는 가스 에칭 기술을 통해 실리콘막을 에칭하여 형성된다.The above configuration is the main component of the present invention described herein. This island-like silicon region is an etchant containing a liquid that provides the action of etching the silicon film without using plasma (e.g., hydrazine (NH 2 NH 2 ) with NH 2 groups or ethylenediamine (NH 2 (C)). Formed by etching the silicon film through a wet etching technique resulting from 2 H 4 ) NH 2 ), or a mixed solution of hydrofluoric acid and nitric acid, or a gas (e.g., having a function of etching silicon in a non-ionized state) Formed by etching a silicon film through a gas etching technique resulting from various chlorine fluorides).
또한, 본 발명의 제 2 측면에 따라 박막 반도체 장치를 제조하는 방법은, (1) 플라즈마로 실리콘막을 에칭시켜 섬형 실리콘 반도체 영역을 형성시키는 단계와, (2) 비-플라즈마 프로세싱에 의해, 플라즈마로 인해 손상된 상기 실리콘 반도체 영역의 에칭-제거 단계를 포함한다.In addition, a method of manufacturing a thin film semiconductor device according to the second aspect of the present invention comprises the steps of: (1) etching the silicon film with plasma to form island-like silicon semiconductor regions; and (2) by non-plasma processing. Etching-removing the silicon semiconductor region damaged due to the above.
상기 구성은 본 발명의 주된 구성 요소이다. 플라즈마를 사용하여 에칭시켜 테이퍼링된 에지를 갖는 섬형 실리콘 영역을 형성시킨 후, 실리콘막을 액체를 사용하는 습식 에칭 기술이나, 비-이온화된 상태인 가스를 사용하는 가스 에칭 기술을 사용하여 에칭시켜, 에칭 시기에 플라즈마로 인해 손상된 부분이 제거되도록 한다.The above configuration is the main component of the present invention. After etching using plasma to form island-like silicon regions with tapered edges, the silicon film is etched using a wet etching technique using a liquid or a gas etching technique using a gas in a non-ionized state, thereby etching At the time, the damage caused by the plasma is removed.
또한, 본 발명의 제 3 의 측면에 따라 박막 반도체 장치를 제조하는 방법은, (1) 절연막 상에 형성되고 100 내지 1000Å의 두께를 갖는 실리콘막 상에 마스크막을 형성시키는 단계와, (2) 실리콘을 에칭시키는 작용을 갖는 액체 또는 비-이온화 상태인 가스를 써서, 상기한 마스크막을 사용하여, 실리콘막을 에칭시켜 테이퍼링된 에지를 갖는 섬형 박막 실리콘 반도체 영역을 형성시키는 단계를 포함한다.In addition, a method of manufacturing a thin film semiconductor device according to the third aspect of the present invention includes the steps of (1) forming a mask film on a silicon film formed on the insulating film and having a thickness of 100 to 1000 GPa; Etching the silicon film using a mask film as described above, using a liquid having a function of etching or a gas in a non-ionized state to form an island-like thin film silicon semiconductor region having tapered edges.
또한, 본 발명의 제 5 의 측면에 따라 박막 반도체 장치를 제조하는 방법은, 전술한 문제점을 해결하기 위해, 섬형 실리콘 영역을, NH2그룹을 갖는 물질을 함유하는 에칭제(예를 들어, 히드라진(NH2NH2), 에틸렌디아민(NH2(C2H4)NH2) 및 기타 물질)를 사용하여, 습식 에칭 기술로 실리콘막을 에칭시켜 형성시킨다. 다시 말해서, 이 방법은, (1) 절연막 상에 형성되고 100 내지 1000 Å의 두께를 갖는 실리콘막 상에, 주로 산화실리콘 또는 질화실리콘을 함유하는(또한 산화된 질화실리콘을 함유하기도 하는) 층으로 구성된 마스크막 및 주로 유기 물질을 함유하는 층으로 구성된 마스크막을 선택적으로 형성시키는 단계와, (2) 에칭 실리콘에 작용하는 액체 또는 가스를 통해, 상기 마스크막을 사용하여 실리콘막을 에칭시켜 테이퍼링된 에지를 갖는, 섬형 박막 실리콘 반도체 영역을 형성시키는 단계를 포함한다.In addition, the method for manufacturing a thin film semiconductor device according to the fifth aspect of the present invention, in order to solve the above-mentioned problems, an etching agent (for example, hydrazine) containing an island-type silicon region, a material having an NH 2 group (NH 2 NH 2 ), ethylenediamine (NH 2 (C 2 H 4 ) NH 2 ) and other materials) are used to form a silicon film by etching using a wet etching technique. In other words, this method comprises (1) a layer formed on the insulating film and having a thickness of 100 to 1000 GPa, with a layer mainly containing silicon oxide or silicon nitride (also containing oxidized silicon nitride). Selectively forming a mask film composed of a mask film constituted and a layer mainly containing an organic material, and (2) etching the silicon film using the mask film through a liquid or gas acting on the etching silicon and having tapered edges; Forming an island-like thin film silicon semiconductor region.
본 발명의 제 7 의 측면에 따라 박막 반도체 장치의 제조 방법은, (1) 주로 산화실리콘 또는 질화실리콘을 포함하는(또한 산화된 질화실리콘을 포함하는) 층으로 구성된 마스크막과, 절연막 상에 형성되고 100 내지 1000Å의 두께를 갖는 실리콘막 상의 유기 재료를 주로 포함하는 실리콘막을 구성하는 마스크막을 선택적으로 형성하는 단계와, (2) 실리콘을 에칭하는 액체 또는 가스를 통해, 상기 마스크 막을 사용한 실리콘막을 에칭하여 테이퍼링 에지를 갖는 섬형 박막 실리콘 반도체 영역을 형성하는 단계를 포함한다.According to a seventh aspect of the present invention, there is provided a method of manufacturing a thin film semiconductor device, which comprises: (1) a mask film composed mainly of a layer containing silicon oxide or silicon nitride (also comprising oxidized silicon nitride) and an insulating film; Selectively forming a mask film constituting a silicon film mainly comprising an organic material on a silicon film having a thickness of 100 to 1000 microseconds, and (2) etching the silicon film using the mask film through a liquid or gas for etching silicon. Thereby forming an island-like thin film silicon semiconductor region having a tapered edge.
본 발명의 제 3, 제 5 및 제 7 의 측면에 따라, 전술한 구조를 갖는 박막 반도체를 제조하는 방법에서, 섬형 실리콘 영역은 액체를 사용하는 에칭 기술 또는 비-이온화 상태인 가스를 사용하는 가스 에칭 기술을 사용하여 실리콘막을 에칭시켜 형성시킨다.According to the third, fifth and seventh aspects of the present invention, in the method of manufacturing a thin film semiconductor having the above-mentioned structure, the island-like silicon region is an etching technique using a liquid or a gas using a gas in a non-ionized state. The silicon film is formed by etching using an etching technique.
상기 단계(1)에서, 에지 부분의 단면이 충분하게 유연하도록 하기 위해 한계 실리콘막 두께 100 내지 1000 Å이 설정되고 있다. 실리콘막의 두께가 1000Å 이상이 되면, 에지 단면의 형태가 거의 수직으로 되며, 본 발명에 따른 섬형 실리콘 영역을 얻을 수 없다.In the above step (1), the limit silicon film thickness of 100 to 1000 mW is set so that the cross section of the edge portion is sufficiently flexible. When the thickness of the silicon film is 1000 GPa or more, the shape of the edge cross section becomes almost vertical, and the island-like silicon region according to the present invention cannot be obtained.
습식 에칭 기술과 비-이온화 상태인 가스를 사용하는 가스 에칭 기술은 플라즈마 손상을 유발시키지 않으며, 이들이 널리 공지된 바와 같이 등방성 에칭이기 때문에, 실리콘막이 상기 두께를 갖기만 하면 에칭된 단면의 형태를 지극히 매끄럽게 형성한다. 그 결과 게이트 전극이 단절되지 않게 되고, 오프-전류가 충분히 감소될 수 있게 된다. 수율을 증가시키기 위한 스텝 커버리지(step coverage)를 개선시키기 위해, 섬형 실리콘 영역 상에 형성된 게이트 절연막의 두께는 바람직하게는 실리콘막 두께의 2 내지 10 배로 설정한다.The wet etching technique and the gas etching technique using gas which is not ionized do not cause plasma damage, and since they are isotropic etching as is well known, the shape of the etched cross section as long as the silicon film has the above thickness is extremely Forms smoothly. As a result, the gate electrode is not disconnected and the off-current can be sufficiently reduced. In order to improve step coverage for increasing the yield, the thickness of the gate insulating film formed on the island-like silicon region is preferably set to 2 to 10 times the thickness of the silicon film.
전술한 방법에서, 습식 에칭법에서 사용되는 적절한 에칭으로서(실리콘을 에칭시키는 작용을 갖는 액체), 불화 수소산과 질산이 혼합된 용액(hydrofluoric nitric acid)과 같은 산용액, 히드라진 또는 에틸렌디아민(NH2(CH2)2NH2)과 같은 NH2그룹을 지니는 용액 또는 4급 산화암모늄 용액이 사용된다. 좀더 자세히는, NH2그룹을 갖는 용액을 사용하는 경우, 물과 해당 용액을 적절한 비율로 혼합하는 것이 보다 효과적이며, 또한 프로판올, 부탄올, 이소프로판올(CH3CHOHCH3) 또는 피로카테콜(C6H4(OH)2)이 함께 사용된다.In the above-described method, as an appropriate etching used in the wet etching method (liquid having the action of etching silicon), an acid solution such as a hydrofluoric nitric acid solution, hydrazine or ethylenediamine (NH 2) Quaternary ammonium oxide solutions or solutions with NH 2 groups such as (CH 2 ) 2 NH 2 ) are used. More specifically, when using a solution with NH 2 groups, it is more effective to mix water and the corresponding solution in an appropriate proportion, and also propanol, butanol, isopropanol (CH 3 CH O HCH 3 ) or pyrocatechol (C 6 H 4 (OH) 2 ) is used together.
전술한 방법에서, 가스 에칭 방법을 적용시키는 경우, 불소 및 염소 화합물, 예를 들어, 일불화염소(CIF), 삼불화염소(ClF3) 또는 오불화염소(CHF5)와 같은 강력한 불화력을 갖는 물질을 사용하는 것이 바람직하다. 다시 말해서, 이들 가스들과 실리콘이 접촉하게 되면, 불화된다. 그 결과, 실리콘은 기체 및 기타 물질 등의 불화실리콘 화합물로 되며, 에칭된다. 특히, 삼불화염소가 화학적으로 안정되어 있고저장이 용이하기 때문에 사용할 수 있다. 또한, 삼불화 염소는 산화실리콘을 거의 에칭시키지 않기 때문에, 산화실리콘이 마스크로서 사용될 수 있다. 삼불화염소와 산화실리콘 둘다가 유기물질과 반응하기 곤란하므로 포토-레지스트(photo-resist)와 같은 유기물질은 마스크로서 사용될 수 없다.In the method described above, when the gas etching method is applied, fluorine and chlorine compounds such as chlorine monofluoride (CIF), chlorine trifluoride (ClF 3 ) or chlorine pentafluoride (CHF 5 ) It is preferable to use a substance having. In other words, when these gases come into contact with silicon, they are fluorinated. As a result, the silicon becomes silicon fluoride compounds such as gas and other materials, and is etched. In particular, chlorine trifluoride can be used because it is chemically stable and easy to store. Also, since chlorine trifluoride hardly etches silicon oxide, silicon oxide can be used as a mask. Since both chlorine trifluoride and silicon oxide are difficult to react with organic materials, organic materials such as photo-resist cannot be used as a mask.
삼불화염소로 인해 다결정 실리콘의 에칭 속도는 실온하 3.5torr의 조건에서 약 650Å/min이다(ClF3/N2= 300sccm/900sccm). 동일한 조건하에서 플라즈마 CVD 기술로 제조한 산화실리콘 및 질화실리콘의 에칭 속도는 각각 약 15Å/min 및 약 100Å/min이다.Due to chlorine trifluoride, the etch rate of polycrystalline silicon is about 650 mA / min at room temperature under 3.5 torr (ClF 3 / N 2 = 300 sccm / 900 sccm). The etching rates of silicon oxide and silicon nitride produced by the plasma CVD technique under the same conditions are about 15 kW / min and about 100 kW / min, respectively.
전술한 프로세스(2)는 제 4A 도 내지 4D 도 및 제 7A 도 내지 7D 도를 참고로 기술된다.The above-described process 2 is described with reference to FIGS. 4A-4D and 7A-7D.
제 4C 도 및 제 7C 도에 나타낸 방법은 섬형 실리콘 영역(36)을 형성시키는 방법이다. 이 방법에서, 실리콘막(32)을 마스크막(35)을 써서 에칭시키고, 이로써 섬형 실리콘 영역(36)을 형성한다. 마스크막(35)은 다음의 방법으로 형성된다. 포토-레지스트를, 주로 산화실리콘, 질화실리콘 또는 산화된 질화실리콘(SiOxNy)을 함유하는 층(33)의 전체 표면상에 코팅시켜 레지스트의 마스크(34)를 사용하여, 마스크(34)하에 형성된 층(33)을 에칭시킨다(제 4B 도 및 7B 도에 프로세스를 나타냄).The method shown in FIGS. 4C and 7C is a method of forming the island-like silicon region 36. In this method, the silicon film 32 is etched using the mask film 35, thereby forming the island-like silicon region 36. The mask film 35 is formed by the following method. The photo-resist is coated under the entire surface of the layer 33 containing predominantly silicon oxide, silicon nitride or oxidized silicon nitride (SiOxNy) to form a layer formed under the mask 34 using a mask 34 of resist. (33) is etched (processes are shown in FIGS. 4B and 7B).
그 후, 제 4B 도에 나타낸 프로세스에서, 레지스트의 마스크(34)를 마스크막(35)으로부터 분리시킨다. 이렇게 분리시키는 것은, 제 4C 도에 나타낸 프로세스에서, 실질적으로 마스크로서 기능하게 되는 것은, 주로 산화실리콘, 질화실리콘 또는 산화된 질화실리콘을 함유하는 마스크(35)뿐이며, 유기질 레지스트의 마스크(34)가, 실리콘을 에칭시키기 위해, 예를 들어 히드라진 또는 삼불화염소에 의해, 프로세싱 솔루션 또는 프로세싱 가스에 의해 현저하게 손상되기 때문이다.After that, in the process shown in FIG. 4B, the mask 34 of the resist is separated from the mask film 35. In this process, in the process shown in FIG. 4C, only the mask 35 containing silicon oxide, silicon nitride, or oxidized silicon nitride is mainly separated. This is because, in order to etch silicon, it is significantly damaged by the processing solution or the processing gas, for example by hydrazine or chlorine trifluoride.
이 방법에서, 산화실리콘 또는 질화실리콘을 주로 함유하는 층(33)이 에칭된 후, 레지스트의 마스크(34)가 점차 불필요하게 된다. 그러나, 포토-레지스트가 분리되면, 실리콘(32)의 표면이 대단히 얇게 산화될 수 있으며, 실리콘(32)의 에칭 속도와 산화실리콘의 에칭 속도 차가 많이 나면 에칭 작용이 떨어지게 된다. 이러한 이유 때문에, 제 7C 도에 나타낸 프로세스에서, 충분한 에칭 작용을 얻기 위해, 실리콘막(32)을 막(35)에 결합하여 잔류하는 포토-레지스트의 마스크(34)로서 에칭시킨다.In this method, after the layer 33 mainly containing silicon oxide or silicon nitride is etched, the mask 34 of the resist becomes gradually unnecessary. However, when the photo-resist is separated, the surface of the silicon 32 can be oxidized very thinly, and the etching action is degraded when the difference between the etching rate of the silicon 32 and the etching rate of the silicon oxide is large. For this reason, in the process shown in FIG. 7C, the silicon film 32 is etched as the mask 34 of the photo-resist remaining by bonding to the film 35 to obtain a sufficient etching action.
주로 산화실리콘, 질화실리콘 또는 산화된 질화실리콘을 함유하는 층(33)은 화학적 증기상 증착법(CVD 방법), 예를 들어, 플라즈마 CVD 기술 및 저압 CVD 기술로 또는 물리적 증기상 증착법(PVD 방법), 예를 들어 스퍼터링(sputtering) 기술을 써서 제조된다는 사실을 주목해야만 한다. 500℃ 이상에서 가열이 수행될 수 있다면 열산화 기술 또한 사용될 수 있다.Layer 33 containing predominantly silicon oxide, silicon nitride or oxidized silicon nitride may be formed by chemical vapor phase deposition (CVD), for example, by plasma CVD and low pressure CVD or by physical vapor phase deposition (PVD), It should be noted that, for example, it is manufactured using a sputtering technique. Thermal oxidation techniques can also be used if heating can be carried out above 500 ° C.
또한, 본 발명의 제 4 의 측면에 따라 박막 반도체 장치를 제조하는 방법은, 기본적으로 (1) 실리콘막을 건식 에칭 기술로 에칭시켜, 마스크막이 형성된, 테이퍼링된 에지 부분을 갖는 섬형 박막 실리콘 반도체 영역을 형성시키는 단계와, (2) 실리콘막 에칭 작용을 갖는 액체(프로세싱 용액)를 써서 또는 비-이온화 상태인 가스(프로세싱 가스)를 써서 박막 실리콘 반도체의 에지 부분을 프로세싱시키는 단계와, (3) 박막 반도체 영역을 가로지르는 게이트 전극을 형성시키는 단계를 포함한다.In addition, the method for manufacturing a thin film semiconductor device according to the fourth aspect of the present invention basically comprises (1) etching a silicon film by a dry etching technique to form an island-like thin film silicon semiconductor region having a tapered edge portion on which a mask film is formed. Forming, and (2) processing the edge portion of the thin film silicon semiconductor by using a liquid (processing solution) having a silicon film etching action or by using a gas (processing gas) that is in a non-ionized state, and (3) a thin film Forming a gate electrode across the semiconductor region.
또한, 본 발명의 제 6 의 측면에 따라 박막 반도체 장치를 제조하는 방법은, (1) 실리콘막을 건식 에칭 기술로 에칭시켜, 마스크막이 형성된, 테이퍼링된 에지부분을 갖는 섬형 박막 실리콘 반도체 영역을 형성시키는 단계와, (2) NH2그룹을 지니는 물질에 의해 박막 실리콘 반도체의 에지 부분을 프로세싱시키는 단계와, (3) 박막 반도체 영역을 가로지르는 게이트 전극을 형성시키는 단계를 포함한다.In addition, the method for manufacturing a thin film semiconductor device according to the sixth aspect of the present invention comprises the steps of (1) etching a silicon film by a dry etching technique to form an island-like thin film silicon semiconductor region having a tapered edge portion with a mask film formed thereon. And (2) processing the edge portion of the thin film silicon semiconductor with a material having an NH 2 group, and (3) forming a gate electrode across the thin film semiconductor region.
또한, 본 발명의 제 8 의 측면에 따라 박막 반도체 장치를 제조하는 방법은, (1) 실리콘막을 건식 에칭 기술로 에칭시켜, 주로 산화실리콘 또는 질화실리콘을 함유하는 층 및 주로 유기물질을 함유하는 층으로 구성된 마스크막이 형성된, 테이퍼링된 에지 부분을 갖는 섬형 박막 실리콘 반도체 영역을 형성시키는 단계와, (2) 실리콘막을 에칭시키는 작용을 갖는 액체(예를 들어, NH2그룹을 히드라진(NH2NH2), 에틸렌디아민(NH2(C2H4)NH2), 또는 불화 수소산 및 질산의 혼합 용액, 이는 이후로 "프로세싱 용액"으로 부른다) 또는 비-이온화 상태에서 실리콘 에칭 작용을 갖는 기체(예를 들어, 여러 가지 불화염소, 이후로 이를 "프로세싱 가스"로 부른다)에 의해 박막 실리콘 반도체의 에지 부분을 프로세싱시키는 단계와, (3) 박막 반도체 영역을 가로지르는 게이트 전극을 형성시키는 단계를 포함한다.In addition, the method for manufacturing a thin film semiconductor device according to the eighth aspect of the present invention includes (1) etching a silicon film by a dry etching technique, a layer mainly containing silicon oxide or silicon nitride, and a layer mainly containing organic materials Forming an island-like thin film silicon semiconductor region having a tapered edge portion having a mask film formed thereon, and (2) a liquid having an action of etching the silicon film (eg, NH 2 group is hydrazine (NH 2 NH 2 )). , Ethylenediamine (NH 2 (C 2 H 4 ) NH 2 ), or a mixed solution of hydrofluoric acid and nitric acid, hereinafter referred to as a “processing solution”) or a gas having a silicon etching action in a non-ionized state (eg Processing the edge portion of the thin film silicon semiconductor by various chlorine fluorides, hereinafter referred to as " processing gas ", and (3) traversing the thin film semiconductor region. Forming a bit electrode.
본 발명의 제 4, 제 6 및 제 8 측면에 따른 전술한 구조를 갖는 방법에서,테이퍼링된 에지를 갖는 섬형 실리콘 영역이 건식 에칭 기술에 의해 형성된 후, 드라이-에칭시기에 손상된바 있는 부분을, 실리콘 에칭 작용을 갖는 액체나 비-이온화 상태의 가스를 사용하여 에칭시킨다.In the method having the above-described structure according to the fourth, sixth and eighth aspects of the present invention, after the island-like silicon region having the tapered edge is formed by the dry etching technique, the portion damaged during the dry-etching time, Etching is performed using a liquid having a silicon etching action or a gas in a non-ionized state.
본 발명의 제 4, 제 6 및 제 8 측면에 따라 박막 반도체 장치를 제조하는 방법에서, 실리콘막의 두께는 특히 제한하는 것은 아니며, 이러한 건식 에칭 기술은, 본 발명의 제 1 측면에서와 같은 습식 에칭 또는 가스 에칭과 비교하여 탁월한 테이퍼링된 에지가 생성되도록 한다. 말할것도 없이, 게이트 절연막을 형성시키는 프로세스는 전술한 프로세스 (2)와 (3) 사이에 제공될 수 있다.In the method for manufacturing the thin film semiconductor device according to the fourth, sixth and eighth aspects of the present invention, the thickness of the silicon film is not particularly limited, and this dry etching technique is a wet etching method as in the first aspect of the present invention. Or an excellent tapered edge is produced as compared to gas etching. Needless to say, the process of forming the gate insulating film can be provided between the above-described processes (2) and (3).
실리콘 에칭 작용을 갖는 액체로서, 산성 용액, 예를 들어, 불화 수소산과 질산의 혼합 용액(불화 수소화 질산), 히드라진 또는 에틸렌디아민(NH2(CH2)2NH2) 또는 4급 암모늄산화용액을 갖는 알칼리성 용액이 사용될 수 있다. 보다 특히는, 후자의 경우, 물(H2O)을 적절한 비율로 상기 용액과 혼합하거나, 프로판올, 부탄올, 이소프로판올(CH3CHOHCH3) 또는 피로카테콜(C6H4(OH)2)을 함께 사용하는 것이 보다 효과적일 수 있다.As a liquid having a silicon etching action, an acidic solution such as a mixed solution of hydrofluoric acid and nitric acid (hydrofluoric nitric acid), hydrazine or ethylenediamine (NH 2 (CH 2 ) 2 NH 2 ) or quaternary ammonium oxide solution may be used. Alkaline solution having can be used. More particularly, in the latter case, water (H 2 O) is mixed with the solution in an appropriate proportion, or propanol, butanol, isopropanol (CH 3 CHOHCH 3 ) or pyrocatechol (C 6 H 4 (OH) 2 ) It may be more effective to use them together.
비-이온화 상태에서 실리콘 에칭 작용을 갖는 액체로서 불화염소, 예를 들어 일불화염소(ClF), 삼불화염소(ClF3) 또는 오불화염소(CHF5)가 바람직하다. 특히, 삼불화염소가 화학적으로 안정하며 저장에 용이하고 활용도 용이하다. 게다가, 삼불화염소가 산화실리콘을 거의 에칭시키지 않기 때문에, 마스크로서 산화실리콘이 사용될 수 있다.As a liquid having a silicon etching action in the non-ionized state, chlorine fluoride such as chlorine monofluoride (ClF), chlorine trifluoride (ClF 3 ) or chlorine fluoride (CHF 5 ) is preferable. In particular, chlorine trifluoride is chemically stable, easy to store and easy to use. In addition, since chlorine trifluoride hardly etches silicon oxide, silicon oxide can be used as a mask.
섬형 실리콘 영역이 코팅(마스크막)으로 커버링시켜야할 필요가 있는 액체 및 가스 에칭 실리콘이 약간의 마스킹 작용을 지니고 있기 때문에, 실질적으로 단지 에지 영역만이 노출되게 된다는 점을 주목해야 한다. 그렇다면, 에지 부분뿐만이 아니라 전체 섬형 실리콘 영역도 에칭되게 된다.It should be noted that since the liquid and gas etched silicon, where the island-like silicon regions need to be covered with a coating (mask film), has some masking action, substantially only the edge region is exposed. If so, not only the edge portion but also the entire island silicon region is etched.
이런 이유 때문에, 본 발명의 제 4 의 측면에서, 실리콘막을 에칭시킬 때, 히드라진, 에틸렌디아민 또는 불화 염소가 사용되면, 마스크막용으로서 유기 물질이 사용될 수 없기 때문에, 산화실리콘, 질화실리콘 또는 산화된 질화실리콘(SiOxNy)을 코팅하는 것이 사용된다. 이러한 코팅은 플라즈마 CVD 기술과 같은 화학적 증기상 증착법(CVD 방법)과 저압 CVD 기술 또는 물리적 증기상 증착법(PVD 방법), 예를 들어 스퍼터링 기술로 얻는다. 500℃ 이상의 온도가 사용될 수 있다면, 열산화 기술 역시 사용될 수 있다.For this reason, in the fourth aspect of the present invention, if hydrazine, ethylenediamine or chlorine fluoride is used when etching the silicon film, silicon oxide, silicon nitride or oxidized nitride is not possible because an organic material cannot be used for the mask film. Coating of silicon (SiOxNy) is used. Such coatings are obtained by chemical vapor phase deposition (CVD methods), such as plasma CVD techniques and low pressure CVD techniques or physical vapor phase deposition (PVD methods), for example sputtering techniques. If temperatures above 500 ° C. can be used, thermal oxidation techniques may also be used.
또한, 본 발명의 제 6 의 측면에서, 마스크막이 상기 언급한 목적을 가지며, 포토-레지스트와 같은 유기물질이 NH2그룹을 갖는 물질에 의해 부식되기 때문에, 실리콘 표면은 이로부터 포토-레지스트를 제거할 때 대단히 얇게 산화될 것이다. 이러한 이유 때문에, 상기 언급한 NH2그룹을 지니는 물질의 에칭 작용이 감쇄되게 된다. 결국, 실리콘막은 막에 결합하여 잔류하는 포토-레지스트의 마스크로서 NH2그룹을 지니는 물질에 의해 에칭되게 된다.Further, in the sixth aspect of the present invention, since the mask film has the above-mentioned purpose, and the organic material such as the photo-resist is corroded by the material having the NH 2 group, the silicon surface removes the photo-resist therefrom Will oxidize very thin. For this reason, the etching action of the material having the aforementioned NH 2 group is attenuated. As a result, the silicon film is etched by the material having the NH 2 group as a mask of the photo-resist remaining after bonding to the film.
또한, 본 발명의 제 8 의 측면에서, 마스크막으로서 포토-레지스트와 같은 유기물질이 전술한 프로세싱 용액 또는 프로세싱 가스에 의해 부식되게 되며, 실리콘 표면은 포토-레지스트를 표면으로부터 제거할 때 대단히 얇게 산화되며, 결국 전술한 프로세싱 용액 또는 프로세싱 가스로 인한 에칭 작용이 감쇄하게 된다. 따라서, 마스크막은 주로 유기물을 함유하는 층과 주로 포토-레지스트 내에 산화실리콘 및 질화실리콘을 함유하는 층으로 구성된 다층 구조물로 조성되며, 에칭은 주로 층에 결합하여 잔류하는 유기물질을 함유하는 층으로서 이입된다.In addition, in the eighth aspect of the present invention, as a mask film, an organic material such as a photo-resist is corroded by the above-described processing solution or processing gas, and the silicon surface is very thinly oxidized when removing the photo-resist from the surface. As a result, the etching action due to the above-described processing solution or processing gas is attenuated. Thus, the mask film is composed of a multi-layer structure mainly composed of a layer containing organic material and a layer mainly containing silicon oxide and silicon nitride in the photo-resist, and etching is carried out as a layer containing an organic material remaining mainly bonded to the layer. do.
본 발명의 제 4, 제 6 및 제 8 측면에서, 400℃ 이상에서 열에 의한 어닐링 프로세스를 단계(1)와 단계(2) 사이에서 수행한다면, 실리콘막 내에 함유된 중금속 및 기타 물질은 건식 에칭에 의해 손상된 바 있는 부분에서 응집하게 된다. 그 후, 응집된 부분이 후속 단계(2)에서 에칭되기 때문에, 실리콘막의 순도가 증강될 수 있다. 열에 의한 어닐링에서, 실리콘막과의 반응을 방지하기 위해, 어닐링을 바람직하게는 질소 또는 수소 대기 하에 수행한다.In the fourth, sixth and eighth aspects of the present invention, if the thermal annealing process is performed between steps (1) and (2) at 400 ° C or higher, the heavy metals and other materials contained in the silicon film are subjected to dry etching. This causes agglomeration at the damaged part. Then, since the aggregated portion is etched in the subsequent step 2, the purity of the silicon film can be enhanced. In thermal annealing, to prevent reaction with the silicon film, annealing is preferably performed under a nitrogen or hydrogen atmosphere.
보다 특히는, 실리콘막을 원소(촉매 원소), 예를 들어, 니켈(Ni), 코발트 (Co), 철(Fe), 백금(Pt) 또는 팔라듐(Pd)을 써서 결정화할 경우, 이것이 아몰퍼스 실리콘의 결정화를 촉진하므로, 원소특성에 대한 잔류 촉매 원소의 악영향에 관심이 쏠려 왔다. 상기와 같은 원소들이 사용되면, 결정화 온도가 낮아질 수 있으며, 결정화되는 시간 역시 단축될 수 있다. 그러나, 실리콘막에는 1 × 1017원자/㎤ 이상의 밀도를 갖는 촉매 원소를 가하는 것이 요구되고 있다.More particularly, when the silicon film is crystallized with an element (catalyst element), for example nickel (Ni), cobalt (Co), iron (Fe), platinum (Pt) or palladium (Pd), this is the case of amorphous silicon. As it promotes crystallization, attention has been paid to the adverse effects of residual catalytic elements on elemental properties. If such elements are used, the crystallization temperature can be lowered, and the time for crystallization can also be shortened. However, it is required to add a catalyst element having a density of 1 × 10 17 atoms / cm 3 or more to the silicon film.
실리콘막 중에서 이러한 촉매 원소는 전술한 열에 의한 어닐링 프로세스를 통해 밀도가 낮아지고 에지 부분에서 응집되게 된다. 그 후, 이 에지 부분을 에칭시켜 제거한다. 열에 의한 어닐링 온도가 높으면 그 효과도 더 증강된다. 그러나, 이러한 온도의 다른 물질에 대한 영향을 반드시 염두에 두어야 한다. 기판으로서 유기물질을 사용하는 경우, 열에 의한 어닐링의 온도는 바람직하게는, 기판의 변형점 이하의 온도에 세팅시킨다. 전형적으로, 온도는 400 내지 550℃ 사이로 설정하는 것이 바람직하다.In the silicon film, such a catalytic element is lowered in density through the heat annealing process described above and aggregated at the edge portion. Thereafter, this edge portion is etched and removed. The high annealing temperature by heat further enhances the effect. However, the effect of these temperatures on other materials must be kept in mind. When using an organic substance as a substrate, the temperature of the annealing by heat is preferably set at a temperature below the strain point of the substrate. Typically, the temperature is preferably set between 400 and 550 ° C.
제 1A 도 내지 제 1E 도는 본 발명의 제 4 의 측면에 따른 단계(2) 프로세싱의 경우에서의 기본 구조를 나타낸다. 먼저, 프로세스(2)에서 사용된 프로세싱 용액을 써서 에칭시키지 않은 산화실리콘 또는 질화실리콘과 같은 물질의 얇은 코팅(3)을 절연 표면(1)에 형성시킨 결정성 또는 무정형 실리콘막(2)의 표면에 형성시킨다. 그 후 공지된 포토-레지스트 프로세스에 의해, 포토-레지스트를 사용하여 그 위에 마스크(4)를 형성시킨다(참조 제 1A 도).1A to 1E show the basic structure in the case of the step (2) processing according to the fourth aspect of the present invention. First, the surface of the crystalline or amorphous silicon film 2 in which a thin coating 3 of a material such as silicon oxide or silicon nitride that has not been etched using the processing solution used in the process 2 is formed on the insulating surface 1. To form. A mask 4 is then formed thereon using a photo-resist by a known photo-resist process (see FIG. 1A).
결국, 마스크(4)를 사용하여 코팅(3)과 실리콘막(2)을 에칭시키고, 이를 건식 에칭 기술을 써서, 에칭에 의해 테이퍼링된 에지를 갖는 마스크(6)로 변화시키며, 이로써 섬형 실리콘 영역(5)을 형성시킨다. 비록 섬형 실리콘 영역(5)의 에지가 테이퍼링되긴 했으나, 플라즈마에 의해 손상된바 있는 부분(7)은 이의 표면에 존재한다(제 1B 도 참조).Eventually, the mask 4 is used to etch the coating 3 and the silicon film 2, which is then transformed into a mask 6 having tapered edges by etching, using dry etching techniques, thereby forming an island-like silicon region. (5) is formed. Although the edge of the island-like silicon region 5 is tapered, the portion 7 which has been damaged by the plasma is present on its surface (see also FIG. 1B).
그 후, 포토-레지스트의 마스크(4)를 제거한다. 그러나, 코팅(3)을 에칭시켜 새로이 형성시킨 마스크막(8)은 섬형 실리콘 영역(5) 상에 잔류한다(제 1C 도 참조).After that, the mask 4 of the photo-resist is removed. However, the mask film 8 newly formed by etching the coating 3 remains on the island-like silicon region 5 (see also FIG. 1C).
마스크막(8)은 프로세싱 용액 또는 프로세싱 가스에 의해 에칭되지 않기 때문에, 에칭은 전술한 용액 또는 가스를 사용한 프로세싱에서 실리콘막의 에지로부터 측면을 따라 진행하여 플라즈마에 의해 손상된바 있는 부분(7)을 포함하여 영역(9)을 에칭시키게 된다. 플라즈마에 의해 손상된 부분(7)을 완전히 제거시키는데 요구되며 대량 생산과 조절성에서 탁월한 진행 거리(x)는 100 내지 10000Å, 바람직하게는 300 내지 3000 Å이다. 프로세싱 용액으로서 히드라진과 같은 알칼리 용액을 사용하거나 프로세싱 가스로서 불화염소를 사용하는 경우, 질화실리콘막은 바람직하게는, 프로세싱 용액에 의한 프로세싱에 앞서, 불화 수소산 또는 기타 물질을 지니는 에칭제(예를 들어, 완충액 불화 수소산)에 의한 프로세싱으로 제거되는데, 에지 표면상에 산화실리콘막의 존재가 에칭이 진행되는 것을 억제시키기 때문이다(참조 1D 도).Since the mask film 8 is not etched by the processing solution or the processing gas, the etching includes a portion 7 which has been damaged by the plasma by running along the side from the edge of the silicon film in the processing with the above-described solution or gas. The region 9 is etched. It is required to completely remove the damaged part 7 by the plasma, and the running distance x excellent in mass production and control is 100 to 10000 mm 3, preferably 300 to 3000 mm 3. When using an alkaline solution such as hydrazine as the processing solution or chlorine fluoride as the processing gas, the silicon nitride film is preferably an etchant (eg, having hydrofluoric acid or other material prior to processing by the processing solution). Buffered hydrofluoric acid), since the presence of the silicon oxide film on the edge surface inhibits the etching from proceeding (see FIG. 1D).
그 후, 마스크막(8)을 제거하고, 게이트 절연막(10)을 PVD 기술 또는 CVD 기술에 의해 형성시킨다. 게이트 절연막(10)을 형성시킴에서, 게이트 질연막(10)을 750℃ 이하의 온도에서 열에 의해 산화시킴으로서 게이트 절연막(10)의 표면상에 얇은 열에 의해 산화된 막을 형성시킬 수 있다.Thereafter, the mask film 8 is removed, and the gate insulating film 10 is formed by a PVD technique or a CVD technique. In forming the gate insulating film 10, by oxidizing the gate nitride film 10 with heat at a temperature of 750 DEG C or lower, a thin thermally oxidized film can be formed on the surface of the gate insulating film 10. As shown in FIG.
마스크막(8)을 에칭시킴에서, 절연 표면(1) 또한 동시적으로 에칭시킬 수 있으며, 이의 깊이(y2)는 크게 마스크막(8)의 물질, y1의 두께 및 절연 표면(1)의 물질에 따라 결정된다(제 1E 도 참조).In etching the mask film 8, the insulating surface 1 can also be etched simultaneously, the depth y 2 of which is largely the material of the mask film 8, the thickness of y 1 and the insulating surface 1. Depends on the material of (see also FIG. 1E).
프로세스(2)에서 사용한 프로세싱 용액 또는 프로세싱 가스가 포토-레지스트와 같은 유리 물질을 부식시키지 않을 경우, 프로세스(1)에서 섬형 실리콘 영역을에칭시켜 마스크막으로서 사용될 수 있을 때 포토-레지스트의 마스크가 사용된다. 이러한 경우의 프로세스가 제 1F 도 내지 제 1H 도에 나타나 있다. 절연 표면(11)상에 테이퍼링된 섬형 실리콘 영역(12)을 형성시키는 방법은 제 1 도에 나타낸 바와 동일하다. 포토-레지스트의 마스크(13)는 섬형 실리콘 영역의 표면에 잔류한다. 또한 플라즈마에 의해 손상된 부분(14)은 테이퍼링된 에지의 표면에 존재한다(제 1F 도 참조).If the processing solution or processing gas used in the process (2) does not corrode the glass material such as the photo-resist, the mask of the photo-resist is used when it can be used as a mask film by etching the island-like silicon region in the process (1). do. The process in this case is shown in FIGS. 1F-1H. The method of forming the tapered island-shaped silicon regions 12 on the insulating surface 11 is the same as shown in FIG. The mask 13 of the photo-resist remains on the surface of the island-like silicon region. In addition, the portion 14 damaged by the plasma is present on the surface of the tapered edge (see also FIG. 1F).
그 후, 섬형 실리콘 영역이 프로세싱 용액 또는 프로세싱 가스에 의해 프로세싱될 경우, 테이퍼링된 에지 부분으로부터 에칭 프로세스가 측면을 따라 진행되는데, 포토-레지스트의 마스크(13)의 존재 및 플라즈마에 의해 손상된 부분(14)을 포함하는 영역(15)이 에칭되기 때문이다(제 1G 도 참조).Then, when the island-like silicon region is processed by the processing solution or the processing gas, the etching process proceeds along the side from the tapered edge portion, the presence of the mask 13 of the photo-resist and the portion damaged by the plasma 14. This is because the region 15 including) is etched (see also FIG. 1G).
그 후, 포토-레지스트의 마스크(13)를 이로부터 제거하여 게이트 절연막(16)을 형성한다(제 1H 도 참조).Thereafter, the mask 13 of the photo-resist is removed therefrom to form the gate insulating film 16 (see also FIG. 1H).
제 2A 도 내지 제 2D 도는 본 발명의 제 6 및 제 8 측면에 따라 프로세스(2)를 프로세싱하는 경우에서의 기본 구조를 나타낸다. 먼저, 주로 산화실리콘 및 질화실리콘을 함유하는 프로세스(2)에서 사용된 프로세싱 용액 또는 프로세싱 가스에 의해 에칭되지 않는 얇은 코팅물(3)이 절연 표면(1)상에 형성된 결정성 또는 비정형 실리콘막(2)의 표면에 형성된다. 그 후, 포토-레지스트의 마스크(4)는 공지된 광석판 프로세스에 의해 포토-레지스트를 써서 형성한다(제 2A 도 참조).2A to 2D show the basic structure in the case of processing the process 2 according to the sixth and eighth aspects of the present invention. First, a crystalline or amorphous silicon film (1) formed on the insulating surface 1 with a thin coating 3 which is not etched by the processing solution or the processing gas used in the process 2 mainly containing silicon oxide and silicon nitride. 2) is formed on the surface. Then, the mask 4 of the photo-resist is formed by using the photo-resist by a known ore plate process (see FIG. 2A).
이어서, 포토-레지스트 마스크(4)를 사용하여 코팅물(3)과 실리콘막(2)을 에칭시키는데, 이는 에칭에 의해, 건식 에칭 기술에 의해 테이퍼링된 에지를 갖는 포토-레지스트의 마스크(6)로 변화시키며, 이로써 섬형 실리콘 영역(5)을 형성한다. 섬형 영역(5)의 에지가 테이퍼링되긴 했으나, 플라즈마에 의해 손상된 부분(7)은 표면에 존재하게 된다(제 2B 도 참조).Subsequently, the coating 3 and the silicon film 2 are etched using a photo-resist mask 4, which is masked 6 of the photo-resist with edges tapered by etching, by a dry etching technique. To form an island-like silicon region 5. Although the edge of the island region 5 is tapered, the portion 7 damaged by the plasma is present on the surface (see also FIG. 2B).
그 후, 이의 측면 표면에 노출된 부분을 프로세싱 용액 또는 프로세싱 가스로 프로세싱한다. 이 예에서, 에칭은 실리콘막의 에지로부터 측면으로 진행되어 플라즈마에 의해 손상된 부분(7)을 포함하는 영역(9)이 에칭된다. 플라즈마에 의해 손상된바 있는 부분(7)을 완전히 제거하는데 요구되고 대량 생산뿐만 아니라 조절성에서도 탁월한 에칭의 진행 거리(x)는 100 내지 10000 Å, 바람직하게는 300 내지 3000 Å이다. 산화실리콘막은 바람직하게는, 에지 표면상에 산화실리콘막의 존재가 에칭의 진행을 방해하기 때문에, NH2그룹을 지니는 프로세싱 용액에 의한 프로세싱에 앞서 불화 수소산 또는 기타 물질을 지니는 에칭제(예를 들어, 완충용 불화 수소산)에 의한 프로세싱으로 제거한다. 비록 도면에는 포토-레지스트의 마스크내에서의 어떠한 변화도 나타내지 않았으나, 마스크(6)는 프로세싱 용액 또는 프로세싱 가스의 종류에 따라 완전하게 용융시키거나 연소시킬 수도 있다(제 2C 도 참조).The portion exposed to its side surface is then processed with a processing solution or processing gas. In this example, etching proceeds laterally from the edge of the silicon film so that the region 9 including the portion 7 damaged by the plasma is etched. The advancement distance x of the etching required to completely remove the portion 7 damaged by the plasma and excellent in mass production as well as in controllability is 100 to 10000 mm 3, preferably 300 to 3000 mm 3. The silicon oxide film is preferably an etchant with hydrofluoric acid or other material prior to processing by the processing solution with the NH 2 group, since the presence of the silicon oxide film on the edge surface prevents the progress of etching. Removal with buffering hydrofluoric acid). Although the figure does not show any change in the mask of the photo-resist, the mask 6 may be completely melted or burned depending on the type of processing solution or processing gas (see also FIG. 2C).
그 후, 포토-레지스트가 잔류하는 경우 이를 분리시키고, 포토-레지스트의 아래에 형성된, 주로 산화실리콘 또는 질화실리콘을 함유하는 막(8)을, PVD 기술 또는 CVD 기술을 써서 게이트 절연막(10)을 형성시키기 전에 추가로 제거한다. 게이트 절연막(10)을 형성시킴에 있어서, 먼저 750 ℃ 이하의 온도에서 게이트 절연막(10)에 열에 의해 산화시켜 게이트 절연막(10)의 표면상에 얇은 열산화 막을 형성시킬수 있다.Thereafter, if the photo-resist remains, it is separated, and the film 8 containing mainly silicon oxide or silicon nitride, which is formed under the photo-resist, is used for the gate insulating film 10 using PVD or CVD techniques. It is further removed before forming. In forming the gate insulating film 10, first, a thin thermal oxide film can be formed on the surface of the gate insulating film 10 by oxidizing the gate insulating film 10 at a temperature of 750 ° C. or lower by heat.
주로 산화실리콘과 질화실리콘을 함유하는 마스크막(8)의 에칭에서, 절연 표면(1) 또한 동시에 에칭시킬 수 있으며, 이의 깊이(y2)는 주로 마스크막(8)의 재질 및 절연 표면(1)의 두께(y1)와 재질에 따라 결정됨을 주목해야 한다(제 2D 도 참조).In the etching of the mask film 8 mainly containing silicon oxide and silicon nitride, the insulating surface 1 can also be etched simultaneously, the depth y 2 of which is mainly the material of the mask film 8 and the insulating surface 1. It is to be noted that the thickness depends on the thickness y 1 ) and the material (see also 2D).
깊이(y2)를 감소시키기 위해, 주로 산화실리콘과 질화실리콘을 함유하는 전술한 막(3)을 충분하게 얇게해야 한다. 이 경우, 포토-레지스트와 실리콘막이 서로 직접 접촉해 있으므로, 실리콘막이 오염될 수도 있다.In order to reduce the depth y 2 , the above-described film 3 containing mainly silicon oxide and silicon nitride must be sufficiently thinned. In this case, since the photo-resist and the silicon film are in direct contact with each other, the silicon film may be contaminated.
본 명세서에 포함되고 본 명세서를 구성하는 첨부된 도면은, 본 발명의 실시예를 설명하며, 본 발명의 상세한 설명과 함께 본 발명의 목적, 장점 및 원리를 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which are incorporated in and constitute the present specification, illustrate embodiments of the invention and, together with the description, explain the objects, advantages and principles of the invention.
(제 1 실시예)(First embodiment)
제 1 실시예는 습식 에칭 기술에 의해 섬형 실리콘 영역을 형성하는 방법에 관한 것이다. 제 4A 도 내지 제 4D 도는 상기 실시예를 도시한다. 먼저, 두께 2000 Å을 갖는 산화실리콘으로 제조된 하지(underlying) 막(31)을 스퍼터링 기술을 통해 유리 기판(나타내지는 않았음) 상에 형성한다. 그 후, 100 내지 1000 Å의 두께, 예를 들어 500Å의 두께를 가지며 무정형 형태인 실리콘막(32)을 플라즈마 CVD 기술을 통해 기판 상에 증착시킨다. 막(32)에 함유되어 있는 과량의 수소를, 실리콘막(32)을 350 내지 550℃에서 0.5 내지 8 시간동안 어닐링시켜 막으로부터 방출시킨다.The first embodiment relates to a method of forming island silicon regions by a wet etching technique. 4A to 4D show this embodiment. First, an undering film 31 made of silicon oxide having a thickness of 2000 GPa is formed on a glass substrate (not shown) through a sputtering technique. Thereafter, an amorphous silicon film 32 having a thickness of 100 to 1000 mm 3, for example, 500 mm 3, is deposited on the substrate through plasma CVD techniques. Excess hydrogen contained in the film 32 is released from the film by annealing the silicon film 32 at 350 to 550 ° C. for 0.5 to 8 hours.
그 후, 실리콘막(32)상에 KrF 엑시머 레이저빔(파장 248nm, 펄스 진폭 20nsec)을 조사하여 결정화시킨다. 레이저빔의 적절한 에너지 밀도는 250 내지 400mJ/㎠이다.Thereafter, the silicon film 32 is irradiated with KrF excimer laser beam (wavelength 248 nm, pulse amplitude 20 nsec) to crystallize. Suitable energy density of the laser beam is 250 to 400 mJ / cm 2.
결정화 공정 후, 200Å의 두께를 갖는 산화실리콘막(33)을 스퍼터링 기술을 통해 보호막으로서 실리콘막(32)상에 증착시킨다. 그 후, 포토-레지스트를 산화실리콘막(33)의 전체 표면상에 코팅시키고 공지된 광석판화 기술을 통해 패턴화하여 포토-레지스트로 제조된 마스크(34)를 형성한다(제 4A 도 참조).After the crystallization process, a silicon oxide film 33 having a thickness of 200 Å is deposited on the silicon film 32 as a protective film through a sputtering technique. The photo-resist is then coated on the entire surface of the silicon oxide film 33 and patterned through known ore engraving techniques to form a mask 34 made of photo-resist (see FIG. 4A).
이어서, 포토-레지스트로 제조한 마스크(34)를 써서 산화실리콘으로 제조된 보호막(33)을 1/10 BHF로 에칭시키고 산화실리콘으로 제조된 마스크막(35)을 형성한다. 사용된 1/10 BHF는 1:10의 비율로 불화수소와 불화암모늄을 함유하는 영역이 다.Subsequently, the protective film 33 made of silicon oxide is etched with 1/10 BHF using a mask 34 made of photo-resist to form a mask film 35 made of silicon oxide. The 1/10 BHF used is a region containing hydrogen fluoride and ammonium fluoride in a ratio of 1:10.
그 후 레지스트의 마스크(34)를 보호막(35)으로부터 벗겨내어 산화실리콘으로 제조된 마스크막(35)이 노출되게 한다(제 4B 도 참조).Thereafter, the mask 34 of the resist is peeled off from the protective film 35 so that the mask film 35 made of silicon oxide is exposed (see also FIG. 4B).
이어서, 실리콘막을 히드라진 수용액으로 에칭시킨다. 물과 히드라진의 비(몰비)는 36:74로 설정한다. 마스크막(35)이 산화실리콘으로 제조된 영역은 에칭되지 않으나 다른 영역은 점진적으로 에칭된다. 그 결과, 거의 테이퍼링된 에지를 갖는 섬형 실리콘 영역(36)이 형성된다(제 4C 도).Next, the silicon film is etched with an aqueous hydrazine solution. The ratio of water and hydrazine (molar ratio) is set to 36:74. The region where the mask film 35 is made of silicon oxide is not etched but other regions are gradually etched. As a result, island-like silicon regions 36 with almost tapered edges are formed (FIG. 4C).
이어서 산화실리콘으로 제조된 마스크막(35)을 1/10 BHF로 에칭시킨다. 이실시예에서, 마찬가지로 스퍼터링 기술을 통해 하지 산화실리콘막(402) 및 마스크막(407)이 형성된다. 1/10 BHF(23℃)에 의한 에칭 속도가 900 내지 1000 Å/min이기 때문에, 에칭시켰을 경우 하지 산화물 막의 에칭된 깊이는, 과에칭을 고려한다 해도 마스크막(407)의 경우와 동일한 정도인 250 내지 350Å 이다.Subsequently, the mask film 35 made of silicon oxide is etched with 1/10 BHF. In this embodiment, the underlying silicon oxide film 402 and the mask film 407 are similarly formed through sputtering techniques. Since the etching rate by 1/10 BHF (23 ° C.) is 900 to 1000 dl / min, the etched depth of the underlying oxide film when etched is about the same as that of the mask film 407 even if overetching is considered. 250 to 350 kPa.
그 후, 플라즈마 CVD 기술을 통해 1000 내지 1500 Å, 예를 들어, 1200Å의 두께를 갖는 산화실리콘막(37)을 형성시킨다. 원료물질 가스로서 TEOS(테트라에톡시 실란), Si(OC2H5)4및 산소(O2)가 사용되며, 막 형성 온도는 250 내지 400 ℃, 예를 들어 350℃에 설정한다. 이로써 형성된 산화실리콘(37)을 게이트 절연막으로서 형성시킨다(제 4D 도 참조).Thereafter, a silicon oxide film 37 having a thickness of 1000 to 1500 mW, for example, 1200 mW, is formed through the plasma CVD technique. TEOS (tetraethoxy silane), Si (OC 2 H 5 ) 4 and oxygen (O 2 ) are used as the raw material gases, and the film formation temperature is set at 250 to 400 ° C, for example 350 ° C. The silicon oxide 37 thus formed is formed as a gate insulating film (see also FIG. 4D).
(제 2 실시예)(Second embodiment)
제 2 실시예는 습식 에칭 기술을 통해 섬형 실리콘 영역을 형성시키는 방법에 관한 것이다. 제 4A 도 내지 제 4D 도는 이 실시예를 도시한다. 먼저, 스퍼터링 기술을 통해 산화실리콘으로 제조되고 2000Å의 두께를 갖는 하지 막(31)을 유리기판(도시하지 않음) 상에 형성한다. 그 후, 100 내지 1000 Å, 예를 들어, 500Å의 두께를 가지며 무정형 상태인 실리콘막(32)을 플라즈마 CVD 기술을 통해 막 상에 증착시킨다. 막(32)에 함유되어 있는 과량의 수소를 실리콘막(32)을 350 내지 550℃에서 0.5 내지 8 시간동안 어닐링시켜 제거한다.The second embodiment is directed to a method of forming island silicon regions through a wet etching technique. 4A-4D illustrate this embodiment. First, a base film 31 made of silicon oxide and having a thickness of 2000 kPa through a sputtering technique is formed on a glass substrate (not shown). Thereafter, an amorphous silicon film 32 having a thickness of 100 to 1000 mW, for example 500 mW, is deposited on the film through plasma CVD techniques. Excess hydrogen contained in the film 32 is removed by annealing the silicon film 32 at 350 to 550 ° C. for 0.5 to 8 hours.
그 후, 실리콘막(32)을 KrF 엑시머 레이저빔(파장 248nm, 펄스 진폭 20nsec)을 조사시켜 결정화한다. 레이저빔의 적절한 에너지 밀도는 250 내지 400 mJ/㎠ 이다.The silicon film 32 is then crystallized by irradiating a KrF excimer laser beam (wavelength 248 nm, pulse amplitude 20 nsec). Suitable energy density of the laser beam is 250 to 400 mJ / cm 2.
대안적으로는, 550 내지 950℃의 온도에서 실리콘막(32)을 열에 의해 어닐링시키는 방법을 결정화 프로세스로서 이 실시예에 적용시킬 수 있다. 또한, 열에 의해 실리콘막(32)을 결정화시킨 후, 전술한 엑시머 레이저빔을 실리콘막(32)에 조사할 수도 있다.Alternatively, a method of thermally annealing the silicon film 32 at a temperature of 550 to 950 ° C. may be applied to this embodiment as a crystallization process. After the silicon film 32 is crystallized by heat, the excimer laser beam described above may be irradiated to the silicon film 32.
결정화 프로세스 후에, 200Å 두께의 산화실리콘막을 스퍼터링 기술을 통해 보호막으로서 실리콘막(32)상에 증착시킨다. 그 후 포토-레지스트를 산화실리콘막(33)의 표면 전체에 코팅시키고 공지된 광석판화 기술을 통해 패턴화하여 포토-레지스트로 제조되는 마스크(34)를 형성시킨다(제 4A 도 참조).After the crystallization process, a silicon oxide film 200 mu m thick is deposited on the silicon film 32 as a protective film through a sputtering technique. The photo-resist is then coated over the entire surface of the silicon oxide film 33 and patterned through known ore engraving techniques to form a mask 34 made of photo-resist (see FIG. 4A).
이어서, 포토-레지스트로 제조된 마스크(34)를 이용하여 산화실리콘으로 제조된 보호막(33)을 1/10 BHF로 에칭시켜 산화실리콘으로 제조된 마스크막(35)을 형성시킨다. 사용된 1/10 BHF는 불화수소와 불화암모늄을 1:10의 비율로 함유하는 용액이다(제 4B 도 참조).Subsequently, the protective film 33 made of silicon oxide is etched with 1/10 BHF using the mask 34 made of photo-resist to form a mask film 35 made of silicon oxide. The 1/10 BHF used is a solution containing hydrogen fluoride and ammonium fluoride in a ratio of 1:10 (see also Figure 4B).
그 후, 레지스트의 마스크(34)를 보호막(35)으로부터 벗겨내어 산화실리콘으로 제조된 마스크막(35)이 노출되도록 한다. 다음, 실리콘막을 불화 수소산, 질산 및 아세트산의 혼합액으로 에칭시킨다. 이 실시예에서, 불화 수소산, 질산 및 아세트산을 1 : 5 : 10~20으로 포함하는 용액이 사용된다. 에칭 프로세스에서, 산화실리콘의 마스크막(35)이 존재하는 영역은 에칭되지 않으나 다른 영역은 점진적으로 에칭된다. 물론 에칭 속도가 온도에 따라 결정되나, 500Å의 실리콘막은 약 10 초 내지 1 분내에 에칭시킬 수 있다. 그 결과, 거의 테이퍼링된 에민를 갖는 섬형 실리콘 영역(36)이 형성된다(제 4C 도 참조).Thereafter, the mask 34 of the resist is peeled off from the protective film 35 so that the mask film 35 made of silicon oxide is exposed. Next, the silicon film is etched with a mixture of hydrofluoric acid, nitric acid and acetic acid. In this embodiment, a solution containing hydrofluoric acid, nitric acid and acetic acid in a ratio of 1: 5: 10 to 20 is used. In the etching process, the region in which the mask film 35 of silicon oxide is present is not etched but other regions are gradually etched. Of course, the etching rate is determined depending on the temperature, but the 500 nm silicon film can be etched in about 10 seconds to 1 minute. As a result, island-like silicon regions 36 with almost tapered amines are formed (see also FIG. 4C).
이어서, 산화실리콘으로 제조된 마스크막(35)을 1/10 BHF로 에칭시킨다. 이 실시예에서, 마찬가지로 스퍼터링 기술을 통해 하지에 놓이는 산화실리콘막(402) 마스크막(407)을 형성시킨다. 1/10 BHF에 의한 에칭 속도(23℃)가 900 내지 1000Å/min 이기 때문에, 에칭시킬 경우 하지의 산화물 막의 에칭되는 깊이는 250 내지 350 Å로서, 과잉 에칭을 고려한다 해도 마스크막(407)의 깊이와 동일한 정도이다.Subsequently, the mask film 35 made of silicon oxide is etched with 1/10 BHF. In this embodiment, a silicon oxide film 402 and a mask film 407 that are underlying are similarly formed through sputtering techniques. Since the etching rate (23 ° C.) by 1/10 BHF is 900 to 1000 Pa / min, the etching depth of the underlying oxide film when etching is 250 to 350 Pa, and even if excessive etching is considered, the mask film 407 It is about the same as the depth.
그 후, 1000 내지 1500 Å, 예를 들어, 1200 Å의 두께를 갖는 산화실리콘막(37)을 플라즈마 CVD 기술을 통해 형성시킨다. 원료 물질 가스로서 TEOS(테트라에톡시 실란), Si(OC2H5)4및 산소(O2)를 사용하고 막 형성 온도를 250 내지 400℃, 예를 들어 350℃로 설정한다. 이로써 형성된 산화실리콘막(37)을 게이트 절연막으로서 형성시킨다(제 4D 도 참조).Thereafter, a silicon oxide film 37 having a thickness of 1000 to 1500 mW, for example 1200 mW, is formed through the plasma CVD technique. TEOS (tetraethoxy silane), Si (OC 2 H 5 ) 4 and oxygen (O 2 ) are used as the raw material gas and the film formation temperature is set to 250 to 400 ° C, for example 350 ° C. The silicon oxide film 37 thus formed is formed as a gate insulating film (see also FIG. 4D).
(제 3 실시예)(Third embodiment)
제 3 실시예는 습식 에칭 기술을 통해 섬형 실리콘 영역을 형성시키는 방법에 관한 것이다. 제 4A 도 내지 제 4D 도는 이 실시예를 보이고 있다. 먼저, 2000Å의 두께를 갖는 산화실리콘으로 제조된 하지 막과 500Å의 두께를 가지며 무정형상태인 실리콘막(32)을 스퍼터링 기술을 통해 유리 기판(도시하지 않음) 상에 증착시킨다. 그 후, 극히 얇은 산화실리콘의 보호막(33)을, 550℃에서 1시간 산소 대기하에서 실리콘막(32)을 열에 의해 어닐링시켜 실리콘막의 표면상에 형성시킨다. 그후, 1 내지 100 ppm의 밀도를 갖는 니켈 아세테이트의 수용액을 스핀 코팅 기술을 통해 보호막(33)상에 코팅시킨다.The third embodiment is directed to a method of forming island silicon regions through a wet etching technique. 4A-4D show this embodiment. First, a base film made of silicon oxide having a thickness of 2000 GPa and a silicon film 32 having a thickness of 500 GPa and an amorphous state are deposited on a glass substrate (not shown) through a sputtering technique. Thereafter, the ultrathin silicon oxide protective film 33 is annealed by heat under an oxygen atmosphere at 550 ° C. for 1 hour to form a silicon film on the surface of the silicon film. Thereafter, an aqueous solution of nickel acetate having a density of 1 to 100 ppm is coated on the protective film 33 through spin coating technique.
그 후, 실리콘막(32)을 550℃에서 5 내지 8 시간 어닐링시켜 결정화시킨다. 결정화 프로세스 후, 레지스트의 마스크(35)를 공지된 광석판화 기술을 통해 형성시킨다(제 4A 도 참조).Thereafter, the silicon film 32 is annealed at 550 ° C. for 5 to 8 hours to crystallize. After the crystallization process, a mask 35 of resist is formed through known ore engraving techniques (see also Figure 4A).
그 후, 포토-레지스트의 마스크(34)를 사용하여, 산화실리콘으로 제조된 보호막(33)을 1/10 BHF로 에칭시키고 산화실리콘의 마스크(35)를 형성시킨다(제 4B 도 참조).Thereafter, using the mask 34 of photo-resist, the protective film 33 made of silicon oxide is etched with 1/10 BHF to form a mask 35 of silicon oxide (see also FIG. 4B).
그 후, 레지스트의 마스크(34)를 보호막(35)으로부터 벗겨내어 산화실리콘으로 제조된 마스크막(35)이 노출되도록 한다. 그 후, 실리콘막을 불화 수소산, 질산 및 아세트산의 혼합액으로 에칭시킨다. 이 실시예에서, 불화 수소산, 질산 및 아세트산을 1 : 5 : 10~20으로 포함하는 용액이 사용된다. 그 결과, 거의 테이퍼링된 에지를 갖는 섬형 실리콘 영역(36)이 형성된다(제 4C 도 참조).Thereafter, the mask 34 of the resist is peeled off from the protective film 35 so that the mask film 35 made of silicon oxide is exposed. Thereafter, the silicon film is etched with a mixture of hydrofluoric acid, nitric acid and acetic acid. In this embodiment, a solution containing hydrofluoric acid, nitric acid and acetic acid in a ratio of 1: 5: 10 to 20 is used. As a result, island-like silicon regions 36 having almost tapered edges are formed (see also FIG. 4C).
이어서, 산화실리콘으로 제조된 마스크막(35)을 1/10 BHF로 에칭시킨다. 이 실시예에서, 마찬가지로 스퍼터링 기술을 통해 하지에 놓이는 산화실리콘막(402)의 디스크막(407)을 형성시킨다. 1/10 BHF에 의한 에칭 속도(23℃)가 900 내지 1000 Å/min이기 때문에, 에칭시킬 경우 하지 산화물 막의 에칭되는 깊이는 250 내지 350Å으로서, 과잉 에칭을 고려한다 해도 마스크막(407)의 깊이와 동일한 정도이다.Subsequently, the mask film 35 made of silicon oxide is etched with 1/10 BHF. In this embodiment, the disk film 407 of the silicon oxide film 402 lying underneath is similarly formed through the sputtering technique. Since the etching rate (23 ° C.) by 1/10 BHF is 900 to 1000 mW / min, the depth of the underlying oxide film to be etched when etching is 250 to 350 mW, and even if excessive etching is considered, the depth of the mask film 407 Is about the same as
다음 1200Å의 두께를 가지는 산화실리콘막(37)을 플라즈마 CVD 기술을 통해형성시킨다. 원료 물질 가스로서 모노-실란(SiH4) 및 일산화질소(N2O)를 사용하고 막 형성 온도를 350 내지 500℃, 예를 들어 430℃로 설정한다. 이로써 형성된 산화실리콘막(37)을 게이트 절연막으로 형성시킨다(제 4D 도 참조).Next, a silicon oxide film 37 having a thickness of 1200 Å is formed through a plasma CVD technique. Mono-silane (SiH 4 ) and nitrogen monoxide (N 2 O) are used as raw material gases and the film formation temperature is set to 350 to 500 ° C., for example 430 ° C. The silicon oxide film 37 thus formed is formed of a gate insulating film (see also FIG. 4D).
(제 4 실시예)(Example 4)
제 4 실시예는 비-양자화 상태인 가스를 사용하는 가스-에칭 기술을 통해 섬형 실리콘 영역을 형성시키는 방법에 관한 것이다. 제 4A 도 내지 제 4D 도는 상기 실시예를 나타낸다. 먼저 2000Å의 두께를 갖는, 산화실리콘으로 제조된 하지 막(31) 및 1000Å의 두께를 가지며 무정형 상태인 실리콘막(32)을 가스 에칭 기술에 의해 유리 기판(도시하지 않음) 상에 증착시킨다.A fourth embodiment is directed to a method of forming island-like silicon regions via a gas-etching technique using a gas that is in a non-quantized state. 4A to 4D show the above embodiment. First, a base film 31 made of silicon oxide having a thickness of 2000 GPa and a silicon film 32 having a thickness of 1000 GPa and an amorphous state are deposited on a glass substrate (not shown) by a gas etching technique.
그 후, 실리콘막(32)을 600 내지 750℃의 온도에서 열에 의해 어닐링시켜 결정화한다. 결정화 프로세스 후에, 200Å의 두께를 갖는 산화실리콘막(33)을 보호층으로서 증착시킨다. 그 후 포토-레지스트로 제조된 마스크를 공지된 광석판화 기술을 통해 형성시킨다(제 4A 도 참조).Thereafter, the silicon film 32 is annealed by heat at a temperature of 600 to 750 ° C to crystallize. After the crystallization process, a silicon oxide film 33 having a thickness of 200 GPa is deposited as a protective layer. A mask made of photo-resist is then formed via known photolithography techniques (see Figure 4A).
그 후, 포토-레지스트의 마스크(34)를 사용하여, 산화실리콘으로 제조된 보호막(33)을 1/10 BHF로 에칭시키고 산화실리콘의 마스크(35)를 형성시킨다(제 4B 도 참조).Thereafter, using the mask 34 of photo-resist, the protective film 33 made of silicon oxide is etched with 1/10 BHF to form a mask 35 of silicon oxide (see also FIG. 4B).
그 후, 레지스트의 마스크(34)를 보호막(35)으로부터 벗겨내어 산화실리콘으로 제조된 마스크막(35)이 노출되도록 한다. 그 후, 기판을 1 내지 100 torr, 예를들어, 3.5torr의 압력으로 압력-감소시킨 실리카 튜브의 내부에 위치시키고 이 튜브 내에 삼불화염소(ClF3) 및 질소의 혼합가스를 흘려 보낸다. 이 실시예에서, 삼불화염소의 유속을 300sccm으로 설정하고 질소의 유속을 900sccm으로 설정한다. 이 상태로 기판을 2 내지 5 분간 방치시킨 후, 삼불화염소의 공급을 중지 시킨다. 그 결과, 거의 테이퍼링된 에지를 가지는 섬형 실리콘 영역(36)이 형성된다(제 4C 도 참조).Thereafter, the mask 34 of the resist is peeled off from the protective film 35 so that the mask film 35 made of silicon oxide is exposed. The substrate is then placed inside a pressure-reduced silica tube at a pressure of 1 to 100 torr, for example 3.5 torr, and a mixed gas of chlorine trifluoride (ClF 3 ) and nitrogen is flowed into the tube. In this example, the flow rate of chlorine trifluoride is set to 300 sccm and the flow rate of nitrogen is set to 900 sccm. After leaving the substrate for 2 to 5 minutes in this state, the supply of chlorine trifluoride is stopped. As a result, island-like silicon regions 36 having almost tapered edges are formed (see also FIG. 4C).
이어서, 산화실리콘으로 제조된 마스크막(35)을 1/10 BHF로 에칭시킨다. 이 실시예에서, 마찬가지로 스퍼터링 기술을 통해 하지에 놓이는 산화실리콘막(402)의 마스크막(407)을 형성시킨다. 1/10 BHF에 의한 에칭 속도(23℃)가 900 내지 1000 Å/min이기 때문에, 에칭시킬 경우 하지 산화물 막의 에칭되는 깊이는 250 내지 350Å으로서, 과잉 에칭을 고려한다 해도 마스크막(407)의 깊이와 동일한 정도이다.Subsequently, the mask film 35 made of silicon oxide is etched with 1/10 BHF. In this embodiment, the mask film 407 of the silicon oxide film 402 lying underneath is similarly formed through the sputtering technique. Since the etching rate (23 ° C.) by 1/10 BHF is 900 to 1000 mW / min, the depth of the underlying oxide film to be etched when etching is 250 to 350 mW, and even if excessive etching is considered, the depth of the mask film 407 Is about the same as
그 후, 1000 내지 1500 Å, 예를 들어, 1200Å의 두께를 갖는 산화실리콘막(37)을 플라즈마 CVD 기술을 통해 형성시킨다. 원료 물질 가스로서 모노-실란(SiH4)과 산소(O2)를 사용하고, 막 형성 온도를 350 내지 500℃, 예를 들어 400℃로 설정한다. 이로써 형성된 산화실리콘막(37)을 게이트 절연막으로서 형성시킨다(제 4D 도 참조).Thereafter, a silicon oxide film 37 having a thickness of 1000 to 1500 mW, for example 1200 mW, is formed through the plasma CVD technique. Mono-silane (SiH 4 ) and oxygen (O 2 ) are used as raw material gases, and the film formation temperature is set to 350 to 500 ° C., for example 400 ° C. The silicon oxide film 37 thus formed is formed as a gate insulating film (see also FIG. 4D).
(제 5 실시예)(Example 5)
제 5 실시예는 비-양자화 상태인 가스를 사용하는 가스-에칭 기술을 통해 섬형 실리콘 영역을 형성시키는 방법에 관한 것이다. 제 4A 도 내지 제 4D 도는 이의실시예를 나타낸다. 먼저 2000Å의 두께를 갖는, 산화실리콘으로 제조된 하지 막(31) 및 500Å의 두께를 가지며 무정형 상태인 실리콘막(32)을 가스 에칭 기술에 의해 유리 기판(도시하지 않음) 상에 증착시킨다. 그 후, 산화실리콘의 극히 얇은 보호막(33)을, 550℃에서 1시간동안 산소 대기 하에서 실리콘막(32)을 열에 의해 어닐링시켜 실리콘막의 표면상에 형성시킨다. 그 후, 1 내지 100 ppm의 밀도를 갖는 니켈 아세테이트의 수용액을 스핀 코팅 기술을 통해 보호막(33)상에 코팅시킨다.The fifth embodiment is directed to a method of forming island-like silicon regions through a gas-etching technique using a gas that is in a non-quantized state. 4A-4D show an embodiment thereof. First, a base film 31 made of silicon oxide having a thickness of 2000 GPa and a silicon film 32 having a thickness of 500 GPa and an amorphous state are deposited on a glass substrate (not shown) by a gas etching technique. Thereafter, an extremely thin protective film 33 of silicon oxide is formed on the surface of the silicon film by annealing the silicon film 32 by heat under an oxygen atmosphere at 550 ° C. for 1 hour. Thereafter, an aqueous solution of nickel acetate having a density of 1 to 100 ppm is coated on the protective film 33 through a spin coating technique.
그 후, 실리콘막(32)을 550℃에서 5 내지 8 시간 어닐링시켜 결정화한다. 결정화 프로세스 후, 레지스트의 마스크(34)를 공지된 광석판화 기술로 형성시킨다(제 4A 도 참조).Thereafter, the silicon film 32 is annealed at 550 ° C. for 5 to 8 hours to crystallize. After the crystallization process, a mask 34 of resist is formed by a known ore engraving technique (see Figure 4A).
다음, 포토-레지스트로 제조된 마스크(34), 산화실리콘으로 제조한 보호막(33)을 1/10 BHF로 에칭시키고 산화실리콘의 마스크(35)를 형성시킨다(제 4B 도 참조).Next, the mask 34 made of photo-resist and the protective film 33 made of silicon oxide are etched with 1/10 BHF to form a mask 35 of silicon oxide (see also FIG. 4B).
그 후, 레지스트의 마스크(34)를 보호막(35)으로부터 벗겨내어 산화실리콘으로 제조된 마스크막(35)이 노출되도록 한다. 그 후, 기판을 1 내지 100 torr, 예를들어, 5torr의 압력으로 압력-감소시킨 실리카 튜브의 내부에 위치시키고 이 튜브내에 삼불화염소(ClF3) 및 질소의 혼합가스를 흘려 보낸다. 이 실시예에서, 삼불화염소의 유속을 100sccm으로 설정하고 질소의 유속을 900sccm으로 설정한다. 이 상태로 기판을 2 내지 5 분간 방치시킨 후, 삼불화염소의 공급을 중지시킨다. 그 결과, 거의 테이퍼링된 에지를 갖는 섬형 실리콘 영역(36)이 형성된다(제 4C 도 참조).Thereafter, the mask 34 of the resist is peeled off from the protective film 35 so that the mask film 35 made of silicon oxide is exposed. Thereafter, the substrate is placed inside a pressure-reduced silica tube at a pressure of 1 to 100 torr, for example 5 torr, and a mixed gas of chlorine trifluoride (ClF 3 ) and nitrogen is flowed into the tube. In this example, the flow rate of chlorine trifluoride is set to 100 sccm and the flow rate of nitrogen is set to 900 sccm. After leaving the substrate in this state for 2 to 5 minutes, the supply of chlorine trifluoride is stopped. As a result, island-like silicon regions 36 having almost tapered edges are formed (see also FIG. 4C).
이어서, 산화실리콘으로 제조된 마스크막(35)을 1/10 BHF로 에칭시킨다. 그 후, 1000 내지 1500 Å, 예를 들어, 1200Å의 두께를 갖는 산화실리콘막(37)을 플라즈마 CVD 기술을 통해 형성시킨다. 원료 물질 가스로서 모노-실란(SiH4)과 산소(O2)를 사용하고, 막 형성 온도를 350 내지 500℃, 예를 들어 400℃로 설정한다. 이로써 형성된 산화실리콘막(37)을 게이트 절연막으로서 형성시킨다(제 4D 도 참조).Subsequently, the mask film 35 made of silicon oxide is etched with 1/10 BHF. Thereafter, a silicon oxide film 37 having a thickness of 1000 to 1500 mW, for example 1200 mW, is formed through the plasma CVD technique. Mono-silane (SiH 4 ) and oxygen (O 2 ) are used as raw material gases, and the film formation temperature is set to 350 to 500 ° C., for example 400 ° C. The silicon oxide film 37 thus formed is formed as a gate insulating film (see also FIG. 4D).
(제 6 실시예)(Example 6)
제 5A 도 내지 제 5E 도는, 섬형 실리콘 영역이 본 발명에 따라 형성되고, 섬형 실리콘 영역을 사용하여 활성 매트릭스 회로의 스위칭 트랜지스터로서 사용하는, TFT를 제조하는 프로세스를 나타내는 단면도이다. 먼저, 2000Å의 두께를 갖는 산화실리콘의 하지층(302)을 스퍼터링 기술을 통해 유리 기판(401)상에 형성시킨다. 추가로, 300 내지 1500 Å, 예를 들어, 1000Å의 두께를 가지며, 무정형 상태인 실리콘막(403)을 플라즈마 CVD 기술을 통해 하지 막(402) 상에 증착시킨다. 이어서, 200Å의 두께를 가지는 산화실리콘막(404)을 스퍼터링 기술을 통해 보호막으로서 증착시킨다.5A to 5E are sectional views showing a process for manufacturing a TFT in which island-like silicon regions are formed in accordance with the present invention and used as switching transistors in an active matrix circuit using island-like silicon regions. First, a base layer 302 of silicon oxide having a thickness of 2000 GPa is formed on the glass substrate 401 through a sputtering technique. Further, a silicon film 403 having a thickness of 300 to 1500 mW, for example 1000 mW, and in an amorphous state is deposited on the base film 402 through plasma CVD techniques. Subsequently, a silicon oxide film 404 having a thickness of 200 kPa is deposited as a protective film through a sputtering technique.
그 후, 실리콘막(403)을 환원 대기 하에서 48시간동안 600℃에서 어닐링시켜 결정화한다. 결정화 과정은 레이저빔과 같은 강한 광선을 사용하는 시스템으로 수행한다. 그 후, 포토-레지스트를 산화실리콘막(404)의 전체 표면상에 코팅시키고 공지된 광석판화 기술을 통해 패턴화하여 포토-레지스트의 마스크(405)를 형성한다(제 5A 도 참조).Thereafter, the silicon film 403 is annealed at 600 DEG C for 48 hours under a reducing atmosphere to crystallize. The crystallization process is carried out with a system using strong light rays such as laser beams. Thereafter, the photo-resist is coated on the entire surface of the silicon oxide film 404 and patterned through known ore engraving techniques to form a mask 405 of the photo-resist (see FIG. 5A).
계속해서, 포토-레지스트로 제조된 마스크(405)를 써서, 산화실리콘으로 제조된 보호막(404)을 1/10 BHF로 에칭시킨다. 사용된 1/10 BHF는 1:10의 비율로 불화수소와 불화암모늄을 함유하는 용액이다.Subsequently, using the mask 405 made of photo-resist, the protective film 404 made of silicon oxide is etched with 1/10 BHF. The 1/10 BHF used is a solution containing hydrogen fluoride and ammonium fluoride in a ratio of 1:10.
그 후, 실리콘막(403)을 에칭시켜 테이퍼링된 에지를 지니는 섬형 실리콘 영역(406)을 형성한다. 에칭을 위해 건식 에칭법을 사용한다. 이때의 에칭 조건은 다음과 같다:Thereafter, the silicon film 403 is etched to form island-like silicon regions 406 having tapered edges. Dry etching is used for etching. The etching conditions at this time are as follows:
RF 전력 : 500 WRF power: 500 W
압력 : 100 mTorrPressure: 100 mTorr
가스유속 :Gas Flow Rate:
CF4: 50 sccmCF 4 : 50 sccm
O2: 45 sccmO 2 : 45 sccm
결국, 제 5B 도에 도시된 바와 같이, 섬형 실리콘 영역(406)을 얻는다. 그러나, 이의 에지 부분은 도면에 나타낸 바와 같이 테이퍼링되어 있다. 테이퍼링된 부분의 각도는 20 내지 60˚이다. 에칭하는 동안에 가스 유동 비율 CF4/O2(전술한 실험의 경우 50/45)가 증가하면 전술한 테이퍼링된 부분을 갖는 에지를 얻지 못한다. 포토-레지스트의 말단 표면을 테이퍼링된 형상으로 에칭시킨다는 것을 주목한다.테이퍼링된 형상으로 프로세싱된 에지의 표면은 대부분 플라즈마에 의해 손상되었다.As a result, as shown in FIG. 5B, an island-like silicon region 406 is obtained. However, its edge portion is tapered as shown in the figure. The angle of the tapered portion is 20 to 60 degrees. Increasing the gas flow rate CF 4 / O 2 (50/45 for the above-described experiments) during etching fails to obtain edges with tapered portions as described above. Note that the end surface of the photo-resist is etched into a tapered shape. The surface of the edges processed into the tapered shape was mostly damaged by the plasma.
그 후, 플라즈마에 의해 손상된 테이퍼링된 부분의 표면상에 형성된 극히 얇은 산화물 막을 제거하기 위해, 산화물 막을 5 내지 30 초간 1/10 BHF로 에칭시킨다. 이때, 광- 레지스트의 마스크(405)가 존재하기 때문에, 섬형 실리콘 영역(406)상에 존재하는 산화실리콘막(407)은 에칭되지 못한다(제 5B 도 참조).The oxide film is then etched with 1/10 BHF for 5-30 seconds to remove the extremely thin oxide film formed on the surface of the tapered portion damaged by the plasma. At this time, because the photo-resist mask 405 is present, the silicon oxide film 407 existing on the island-like silicon region 406 cannot be etched (see also FIG. 5B).
그 후, 포토-레지스트의 마스크(405)를 산화실리콘막(407)으로부터 벗겨내어 섬형 실리콘 영역(406)상에 잔류해 있는 산화실리콘막(407)이 노출되게 한다.Thereafter, the mask 405 of the photo-resist is peeled off from the silicon oxide film 407 so that the silicon oxide film 407 remaining on the island-like silicon region 406 is exposed.
다음, 상기 실리콘막은 히드라진의 수산화물(N2H4ㆍH2O)에 의해 에칭된다. 이때, 산화실리콘의 보호막(407)이 상기 섬형 실리콘 영역에 존재하기 때문에, 상기 에칭은 그 측면으로부터 진행되어야만 한다. 상기 실시예에서, 에칭은 x = 1000Å으로 유도된다(제 5C 도 참조).Next, the silicon film is etched by hydrazine hydroxide (N 2 H 4 ㆍ H 2 O). At this time, since the protective film 407 of silicon oxide is present in the island silicon region, the etching must proceed from the side surface. In this embodiment, the etching is led to x = 1000 ms (see also Figure 5C).
그 후, 이어서, 산화실리콘으로 제조된 보호막(407)을 1/10 BHF로 에칭시킨다. 이 실시예에서, 마찬가지로 스퍼터링 기술을 통해 하지에 놓이는 산화실리콘막(402)의 마스크막(407)을 형성시킨다. 1/10 BHF에 의한 에칭 속도(23℃)가 900 내지 1000 Å/min이기 때문에, 에칭시킬 경우 하지의 산화물 막의 에칭되는 깊이는 250 내지 350 Å으로서, 과잉 에칭을 고려한다해도 마스크막(407)의 깊이와 동일한 정도이다.Thereafter, the protective film 407 made of silicon oxide is then etched with 1/10 BHF. In this embodiment, the mask film 407 of the silicon oxide film 402 lying underneath is similarly formed through the sputtering technique. Since the etching rate (23 ° C.) by 1/10 BHF is 900 to 1000 mW / min, the etched depth of the underlying oxide film at the time of etching is 250 to 350 mW, and even if excessive etching is considered, the mask film 407 Is about the same as the depth.
이어서, 1000 내지 1500 Å, 예를 들어, 1200Å의 두께를 가지는 산화실리콘막(408)을 플라즈마 CVD 기술로 형성시킨다. 모노-실란(SiH4) 및 일산화질소(N2O)를 원료물질 가스로서 사용하고 막형성 온도를 380 내지 500 ℃, 예를 들어, 430℃로 설정한다. 이로써 형성된 산화옥사이드 막(408)을 게이트 절연막으로 형성시킨다.Subsequently, a silicon oxide film 408 having a thickness of 1000 to 1500 mW, for example 1200 mW, is formed by plasma CVD. Mono-silane (SiH 4 ) and nitrogen monoxide (N 2 O) are used as raw material gases and the film formation temperature is set to 380-500 ° C., for example 430 ° C. The oxide oxide film 408 thus formed is formed as a gate insulating film.
또한, 저압 CVD 기술을 통해 인을 도핑시켜 전도성을 증가시키는 다결정 실리콘막을 형성시키고 에칭시켜 게이트 전극(409)을 형성시킨다. 그 후, 마스크로서 게이트 전극(409)을 사용하여 철 도핑 기술을 통해 자가-정렬형 방식으로 n-타입 불순물(인)을 섬형 실리콘 영역에 도입시켜 n-타입 불순물 영역(410)을 형성시킨다. 그 후, 이를 500 내지 550℃에서 어닐링시켜 n-타입 불순물을 활성화시킨다.(제 5 D 도 참조).In addition, a low-voltage CVD technique is used to form a polycrystalline silicon film that is doped with phosphorus to increase conductivity and form a gate electrode 409. Thereafter, using the gate electrode 409 as a mask, n-type impurities (phosphorus) are introduced into the island-like silicon regions in a self-aligned manner through an iron doping technique to form n-type impurity regions 410. It is then annealed at 500-550 ° C. to activate the n-type impurities (see also FIG. 5 D).
이어서, 4000Å의 두께를 갖는 층간 절연체(산화실리콘)(412)를 플라즈마 CVD 기술을 통해 침착시키고 500Å의 두께를 갖는 투명한 전도성 막을 선택적으로 그 위에 형성시켜 픽셀 전극(413)을 형성시킨다.Next, an interlayer insulator (silicon oxide) 412 having a thickness of 4000 kV is deposited through plasma CVD technology and a transparent conductive film having a thickness of 500 kV is selectively formed thereon to form a pixel electrode 413.
따라서, 접속 홀이 층간 절연체(412)상에 형성되고, 500Å의 두께를 갖는 티타늄 막과 4000Å 두께를 갖는 알루미늄막을 스퍼터링 기술을 써서 증착시키고 에칭시켜 전극(414 와 415)이 TFT의 소스와 드레인에 형성되도록 한다. 이러한 방식으로, 활성 매트릭스 회로가 형성된다(제 5E 도 참조).Thus, a connection hole is formed on the interlayer insulator 412, and a titanium film having a thickness of 500 mV and an aluminum film having a thickness of 4000 mV are deposited and etched using a sputtering technique so that the electrodes 414 and 415 are formed at the source and drain of the TFT. To form. In this way, an active matrix circuit is formed (see also FIG. 5E).
(제 7 실시예)(Example 7)
제 6A 도 내지 제 6E 도는, 섬형 실리콘 영역을 본 발명의 제 7 실시예에 따라 형성시킨 TFT를 제조하는 방법의 횡단면도를 나타낸다. 두께 2000Å의 하지 산화실리콘막(502) 및 300 내지 1000 Å, 예를 들어 500Å의 두께를 가지며 무정형 상태인 실리콘막(503)을 제 1 실시예에서와 같이 유리 기판(501)상에 증착시킨다. 그 후, 이를 500 내지 600℃, 예를 들어, 550℃에서 산소 대기 하에 1시간동안 열처리시켜, 이의 표면상에 산화실리콘으로 제조된 극단적으로 얇은 보호성 막(504)을 형성시킨다. 산화실리콘막의 두께가 100Å 이하인 것으로 여겨지지만, 도면에서는 간단히 할 목적으로 보다 더 두껍게 기술되고 있다.6A to 6E show cross-sectional views of a method of manufacturing a TFT in which island-like silicon regions are formed in accordance with a seventh embodiment of the present invention. A silicon oxide film 502 having a thickness of 2000 GPa and a silicon film 503 in an amorphous state having a thickness of 300 to 1000 GPa, for example, 500 GPa, is deposited on the glass substrate 501 as in the first embodiment. It is then heat treated at 500 to 600 ° C., for example at 550 ° C. under an oxygen atmosphere for 1 hour to form an extremely thin protective film 504 made of silicon oxide on its surface. Although the thickness of the silicon oxide film is considered to be 100 kPa or less, it is described thicker in the drawings for the purpose of simplicity.
그 후, 실리콘막을 인으로 선택적으로 도핑시켜 n-타입 불순물 영역(505)을 형성한다. n-타입 불순물 영역(505) 사이에 삽입된 실질적으로 고유한 영역(506)이후에 TFT의 채널 형성 영역 내에서 형성된다.Thereafter, the silicon film is selectively doped with phosphorus to form the n-type impurity region 505. A substantially unique region 506 interposed between the n-type impurity regions 505 is formed in the channel forming region of the TFT.
그 후, 1 내지 100 ppm의 밀도를 갖는 니켈 아세테이트 수용액을 스핀 코팅기술을 통해 코팅시켜 기판의 표면상에 극히 얇은 니켈 아세테이트 막을 형성시킨다. 그 후, 이를 500 내지 580℃에서, 2 내지 12 시간, 예를 들어 550℃에서 4시간동안 열에 의해 어닐링시켜 니켈이 무정형 실리콘막 내부로 확산되어 실리콘막이 결정화되게 한다. 결정화 과정에서, 앞서 도핑된 타입 불순물(인)을 동시에 활성화시킬 수 있다.Thereafter, an aqueous nickel acetate solution having a density of 1 to 100 ppm is coated by spin coating to form an extremely thin nickel acetate film on the surface of the substrate. It is then annealed by heat at 500 to 580 ° C. for 2 to 12 hours, for example 4 hours at 550 ° C., so that nickel diffuses into the amorphous silicon film to crystallize the silicon film. In the crystallization process, the previously doped type impurities (phosphorus) can be activated simultaneously.
전술한 프로세스 후, 포토-레지스트의 마스크(507)를 공지된 광석판화 기술을 통해 형성시킨다(제 6A 도 참조).After the above process, a mask 507 of photo-resist is formed through known ore engraving techniques (see also FIG. 6A).
이어서, 포토-레지스트의 마스크(507)를 써서 산화실리콘막(504)을 1/10 BHF로 에칭시킨다. 게다가, 제 5 설시예에서와 같이, 실리콘막(503)을 건식 에칭을 통해 에칭시켜 테이퍼링된 에지를 갖는 섬형 실리콘 영역(508)을 형성시킨다. 테이퍼링된 에지로 가공 처리한 에지의 표면은 제 3 의 실시예에서와 같이 플라즈마에 의해 크게 손상되었다(제 6B 도 참조).Subsequently, the silicon oxide film 504 is etched with 1/10 BHF using a mask 507 of photo-resist. In addition, as in the fifth embodiment, the silicon film 503 is etched through dry etching to form island-like silicon regions 508 having tapered edges. The surface of the edge processed with the tapered edge was largely damaged by the plasma as in the third embodiment (see also FIG. 6B).
그 후, 포토-레지스트의 마스크(507)를 질소 대기 하에서 산화실리콘막(504)으로부터 벗겨내어, 섬형 실리콘 영역(508)상에 잔류하는 산화실리콘막(509)이 노출되도록 한다. 400 내지 550℃, 예를 들어, 450℃에서 열에 의한 어닐링을 행한다. 이 프로세싱에서, 실리콘막 중에 함유된 니켈이, 앞서 수행한 건식 에칭 프로세스에 의해 손상된바 있는 부분에서 응집될 것으로 여겨진다.Thereafter, the mask 507 of the photo-resist is stripped from the silicon oxide film 504 under a nitrogen atmosphere so that the silicon oxide film 509 remaining on the island silicon region 508 is exposed. The annealing by heat is performed at 400-550 degreeC, for example, 450 degreeC. In this processing, it is believed that nickel contained in the silicon film will agglomerate at the portion damaged by the dry etching process performed previously.
그 후, 기판을 실리카 튜브 내에 위치시키고 삼불화염소(ClF3)와 질소의 혼합 가스를, 실온에서 6torr의 압력 하에, 실리카 튜브 내로 흐르도록 한다. 이 실시예에서, 각 가스의 유속은 50sccm으로 설정한다. 산화실리콘의 보호막(509)이 섬형 실리콘 영역에 존재하기 때문에 에칭은 이의 측면으로부터 밖에 진행되지 않는다. 이러한 실시예에서, 삼불화 염소가 1 내지 2 초간 공급되기 때문에, 에칭은 x = 1000Å이 될 때까지 수행한다고 가정한다(제 6C 도 참조).The substrate is then placed in a silica tube and a mixed gas of chlorine trifluoride (ClF 3 ) and nitrogen is allowed to flow into the silica tube under a pressure of 6torr at room temperature. In this embodiment, the flow rate of each gas is set to 50 sccm. Since the protective film 509 of silicon oxide is present in the island-like silicon region, etching proceeds only from its side. In this embodiment, since the chlorine trifluoride is supplied for 1 to 2 seconds, it is assumed that the etching is performed until x = 1000 ms (see also FIG. 6C).
그 후, 산화실리콘의 보호막(509)을 1/10 BHF로 에칭시킨다. 이 실시예에서, 산화실리콘막(509)이 100Å으로 대단히 얇기 때문에, 하지 산화실리콘막(502)은 거의 에칭되지 않는다.Thereafter, the protective film 509 of silicon oxide is etched with 1/10 BHF. In this embodiment, the silicon oxide film 502 is hardly etched because the silicon oxide film 509 is extremely thin at 100 microseconds.
그 후, 1000 내지 1500 Å, 예를 들어 1200Å의 두께를 갖는 산화실리콘막(510)을 플라즈마 CVD 기술로 형성시킨다. 원료 물질 가스로서 모노-실란(SiH4) 및 산소(O2)를 사용하고 기판 온도를 350 내지 530℃, 예를 들어, 430℃로 설정한다. 이로써 형성된 산화실리콘막(510)을 게이트 절연막으로 형성시킨다.Thereafter, a silicon oxide film 510 having a thickness of 1000 to 1500 mW, for example 1200 mW, is formed by the plasma CVD technique. Mono-silane (SiH 4 ) and oxygen (O 2 ) are used as raw material gases and the substrate temperature is set to 350 to 530 ° C., for example 430 ° C. The silicon oxide film 510 thus formed is formed as a gate insulating film.
이어서, 3000 내지 6000 Å, 예를 들어, 5000Å의 두께를 갖는 알루미늄막을 스퍼터링 기술을 통해 침착시키고 에칭시켜 게이트 전극(511)을 형성시킨다. 알루미늄막 중에 소량의 실리콘 또는 스칸듐(Sc)이 함유될 때 내열성이 개선된다. 또한, 거리(x)만큼 드레인으로부터 떨어지도록 게이트 전극을 형성시키고 이로써 게이트 전극이 도면에 나타낸 바와 같이 소스와 중첩되도록 한다. 이는 오프-전류를 감소시킨다(제 6D 도 참조).Subsequently, an aluminum film having a thickness of 3000 to 6000 GPa, for example, 5000 GPa is deposited and etched through a sputtering technique to form the gate electrode 511. The heat resistance is improved when a small amount of silicon or scandium (Sc) is contained in the aluminum film. In addition, the gate electrode is formed to be separated from the drain by the distance x so that the gate electrode overlaps the source as shown in the figure. This reduces the off-current (see also FIG. 6D).
이어서, 4000Å의 두께를 가지는 질화실리콘막을 플라즈마 CVD 기술을 통해 제 1 층간 절연체(511)로서 형성시킨다. 그 후, 제 1 층간 절연체(511) 내에 접속홀을 형성시킨다. 이때, 접속 홀(512)은 소스 내에 뿐만 아니라 드레인 내에도 형성된다. 그 후, 4500Å의 두께를 갖는 알루미늄막을 스퍼터링 기술을 통해 증착시키고 에칭시켜 소스 전극(513)을 형성시킨다. 이때, 드레인측에는 아무런 전극도 형성되지 않는다.Subsequently, a silicon nitride film having a thickness of 4000 GPa is formed as the first interlayer insulator 511 through the plasma CVD technique. Thereafter, connection holes are formed in the first interlayer insulator 511. At this time, the connection hole 512 is formed not only in the source but also in the drain. Thereafter, an aluminum film having a thickness of 4500 kPa is deposited and etched through a sputtering technique to form a source electrode 513. At this time, no electrode is formed on the drain side.
또한, 2000Å의 두께를 가지는 산화실리콘막을 플라즈마 CVD 기술을 통해 제 2 층간 절연체(514)로서 형성시킨다. 그 후, 앞서 형성시킨 접속 홀(512)의 내부에 접속 홀을 형성시킨다. 이어서, 500Å의 두께를 갖는 투명한 전도성 막을 스퍼터링 기술을 통해 증착시킨후 에칭시켜 픽셀 전극(515)을 형성한다. 전술한 프로세싱으로, 활성 매트릭스 회로의 스위칭 트랜지스터 및 이 트랜지스터에 연결시킨 픽셀 전극이 형성된다(제 6E 도 참조).In addition, a silicon oxide film having a thickness of 2000 GPa is formed as the second interlayer insulator 514 through plasma CVD technique. Thereafter, a connection hole is formed in the connection hole 512 previously formed. Subsequently, a transparent conductive film having a thickness of 500 GPa is deposited through a sputtering technique and then etched to form the pixel electrode 515. With the above-described processing, a switching transistor of an active matrix circuit and a pixel electrode connected to the transistor are formed (see also FIG. 6E).
(제 8 실시예)(Example 8)
제 8 실시예는 습식 에칭 기술을 통해 섬형 실리콘 영역을 형성시키는 방법에 관한 것이다. 제 7 도는 이 실시예를 나타낸다. 먼저, 두께 2000Å을 갖는 산화 실리콘의 하지 막(31)을 스퍼터링 기술을 통해 유리 기판(도시하지 않음)에 형성시킨다. 추가로, 100 내지 1000 Å, 예를 들어, 500Å의 두께를 가지며 무정형 상태인 실리콘막(32)을 플라즈마 CVD 기술을 통해 증착시킨다. 실핀콘막을 350 내지 550℃ 에서 0.5 내지 8 시간동안 어닐링시켜 막 내에 함유되어 있는 과량의 수소를 방출시키도록 한다.An eighth embodiment relates to a method of forming island silicon regions through a wet etching technique. 7 shows this embodiment. First, a base film 31 of silicon oxide having a thickness of 2000 GPa is formed on a glass substrate (not shown) through a sputtering technique. In addition, a silicon film 32 in an amorphous state with a thickness of 100 to 1000 microseconds, for example 500 microseconds, is deposited via plasma CVD techniques. The silpincon film is annealed at 350 to 550 ° C. for 0.5 to 8 hours to release excess hydrogen contained in the film.
그 후, 실리콘막(32)을 KrF 엑시머 레이저빔(파장 248nm, 펄스 진폭 20nsec)를 조사시켜 결정화한다. 레이저빔의 적절한 에너지 밀도는 250 내지 400 mJ/㎠이다.Thereafter, the silicon film 32 is crystallized by irradiating a KrF excimer laser beam (wavelength 248 nm, pulse amplitude 20 nsec). Suitable energy density of the laser beam is 250 to 400 mJ / cm 2.
대안적으로는, 결정화 프로세스로서 실리콘막(32)을 550 내지 950℃의 온도에서 열에 의해 어닐링시키는 방법이 이 실시예에 적용될 수 있다. 또한, 열에 의한 어닐링으로 실리콘막(32)을 결정화시킨 후, 전술한 레이저빔을 실리콘막(32)에 조사할 수 있다.Alternatively, a method of annealing the silicon film 32 by heat at a temperature of 550 to 950 ° C as a crystallization process may be applied to this embodiment. In addition, after crystallizing the silicon film 32 by heat annealing, the above-described laser beam can be irradiated to the silicon film 32.
두께 200Å을 갖는 산화실리콘막(33)을, 결정화 프로세스 후에 스퍼터링 기술을 통해 보호막으로서 실리콘막(32) 상에 증착시킨다. 그 후, 포토-레지스트를 산화실리콘막(3)의 전체 표면에 코팅시키고 공지된 광석판화술을 통해 패턴화하여 포토-레지스트로 제조된 마스크(34)를 형성시킨다(제 7A 도 참조).A silicon oxide film 33 having a thickness of 200 microseconds is deposited on the silicon film 32 as a protective film through a sputtering technique after the crystallization process. Thereafter, the photo-resist is coated on the entire surface of the silicon oxide film 3 and patterned through known photolithography to form a mask 34 made of photo-resist (see FIG. 7A).
이어서, 포토-레지스트로 제조된 마스크(34)를 사용하여 산화실리콘으로 제조한 보호막(33)을 1/10 BHF로 에칭시켜 산화실리콘으로 제조한 마스크막(35)을 형성시킨다. 사용된 1/10 BHF는 1:10의 비율로 불화수소와 불화암모늄을 함유하는 용액이다(제 7B 도 참조).Subsequently, the protective film 33 made of silicon oxide is etched with 1/10 BHF using the mask 34 made of photo-resist to form a mask film 35 made of silicon oxide. The 1/10 BHF used is a solution containing hydrogen fluoride and ammonium fluoride in a ratio of 1:10 (see also Figure 7B).
그 후, 실리콘막을 히드라진의 수용액으로 에칭시키지만 포토-레지스트의 마스크(34)는 막 상에 결합된다. 물에 대한 히드라진의 비율(몰비)은 36:74로 설정한다. 포토-레지스트로 제조한 마스크(34)는 에칭되지 않는다. 다른 영역은 점진적으로 에칭된다. 그 결과, 거의 테이퍼링된 에지를 갖는 섬형 실리콘 영역(36)이 형성된다(제 7C 도 참조).The silicon film is then etched with an aqueous solution of hydrazine but the mask 34 of the photo-resist is bonded onto the film. The ratio (molar ratio) of hydrazine to water is set to 36:74. Mask 34 made of photo-resist is not etched. The other area is gradually etched. As a result, island-like silicon regions 36 with almost tapered edges are formed (see also FIG. 7C).
이어서, 포토-레지스트의 마스크(34)를 마스크막(35)으로부터 벗겨내고 산화 실리콘으로 제조된 마스크막(35)을 1/10 BHF로 에칭시킨다. 전술한 에칭 프로세스에서, 사용되는 프로세싱 용액의 종류에 따라 포토-레지스트의 마스크(34)를 벗겨내거나 또는 용융시킨다. 이 실시예에서, 하지 산화실리콘막(402) 및 마스크막(407)을 스퍼터링 기술을 통해 형성시킨다. 1/10 BHF에 의한 에칭 속도(23℃)가 900 내지 1000 Å/min이기 때문에 에칭시킬 경우 하지 실리콘막의 에칭 깊이는 250 내지 350 Å으로서, 과잉 에칭을 고려한다해도 마스크막(407)의 경우와 거의 동일한 수준이다.Then, the mask 34 of the photo-resist is peeled off from the mask film 35 and the mask film 35 made of silicon oxide is etched with 1/10 BHF. In the above etching process, the mask 34 of the photo-resist is stripped or melted depending on the kind of processing solution used. In this embodiment, the underlying silicon oxide film 402 and the mask film 407 are formed through a sputtering technique. Since the etching rate (23 ° C.) by 1/10 BHF is 900 to 1000 mW / min, the etching depth of the underlying silicon film is 250 to 350 mW when the etching is performed. Almost the same level.
그 후, 1000 내지 1500 Å, 예를 들어 1200Å의 두께를 갖는 산화실리콘(37)을 플라즈마 CVD 기술을 통해 형성시킨다. 원료 물질 가스로서, TEOS(테트라에톡시실란, Si(OC2H5)4및 산소(O2)를 사용하고 막 형성 온도를 250 내지 400℃, 예를 들어 350℃로 설정한다. 이로써 형성된 산화실리콘막(37)을 게이트 절연막으로서 형성시킨다(제 7D 도 참조).Thereafter, silicon oxide 37 having a thickness of 1000 to 1500 mW, for example 1200 mW, is formed through the plasma CVD technique. As the raw material gas, TEOS (tetraethoxysilane, Si (OC 2 H 5 ) 4 and oxygen (O 2 )) is used and the film formation temperature is set to 250 to 400 ° C, for example 350 ° C. The silicon film 37 is formed as a gate insulating film (see also FIG. 7D).
(제 9 실시예)(Example 9)
제 9 의 실시예는 습식 에칭 기술을 통해 섬형 실리콘 영역을 형성시키는 방법에 관한 것이다. 먼저, 두께 2000Å을 갖는 산화실리콘의 하지 막(31) 및 두께 500Å을 가지며 무정형 상태인 실리콘막(32)을 유리 기판(도시하지 않음) 상에 형성시킨다. 그 후, 산화실리콘의 극히 얇은 보호막(33)을, 실리콘막(32)을 550℃에서 산소 대기 하에 1시간동안 열에 의해 어닐링시켜, 실리콘막의 표면 상에 형성시킨다. 그 후, 1 내지 10 ppm의 밀도를 갖는 니켈 아세테이트의 수용액을 스핀 코팅기술을 통해 보호막(33) 상에 코팅시킨다.A ninth embodiment relates to a method for forming island silicon regions through a wet etching technique. First, a base film 31 of silicon oxide having a thickness of 2000 GPa and a silicon film 32 having a thickness of 500 GPa and an amorphous state are formed on a glass substrate (not shown). Thereafter, the ultrathin protective film 33 of silicon oxide is annealed by heat at 550 ° C. under oxygen atmosphere for 1 hour to form on the surface of the silicon film. Thereafter, an aqueous solution of nickel acetate having a density of 1 to 10 ppm is coated on the protective film 33 through a spin coating technique.
니켈(Ni)은 무정형 실리콘의 결정화를 촉진시키는 원소(촉매 원소)이며, 결정화 온도는 1 × 1017원자/㎤ 이상의 밀도를 갖는 촉매 원소를 가하여 하강시키고 이 결과로서 결정화 시간을 절감시킬 수 있다. 니켈 이외의 다른 촉매 원소는 코발트(Co), 철(Fe), 백금(Pt), 팔라듐(Pd) 및 기타 물질이 있다. 이 실시예에서, 실리콘막(32)을 550℃에서 0.5 내지 8 시간동안 어닐링시켜 결정화한다. 결정화 프로세스 후, 레지스트의 마스크(34)를 공지된 광석판화 기술을 통해 형성시킨다(제 7A 도 참조).Nickel (Ni) is an element (catalyst element) that promotes crystallization of amorphous silicon, and the crystallization temperature is lowered by adding a catalytic element having a density of 1 × 10 17 atoms / cm 3 or more, and as a result, crystallization time can be reduced. Other catalytic elements other than nickel include cobalt (Co), iron (Fe), platinum (Pt), palladium (Pd) and other materials. In this embodiment, the silicon film 32 is annealed at 550 ° C. for 0.5 to 8 hours to crystallize. After the crystallization process, a mask 34 of resist is formed through known ore engraving techniques (see also Figure 7A).
이어서, 포토-레지스트의 마스크(34)를 사용하여, 산화실리콘의 보호막을 1/10 BHF로 에칭시키고 산화실리콘의 마스크막(35)을 형성시킨다(제 7B 도 참조).Subsequently, using the photo-resist mask 34, the protective film of silicon oxide is etched with 1/10 BHF and the mask film 35 of silicon oxide is formed (see also FIG. 7B).
그 후, 실리콘막을 히드라진의 수용액으로 에칭시키지만 마스크(34)의 포토-레지스트는 막에 잔류한다. 물에 대한 히드라진의 비율(몰비)은 36:74로 설정한다. 포토-레지스트로 제조된 마스크 영역은 에칭되지 않으나 다른 영역은 점진적으로 에칭된다. 그 결과, 거의 테이퍼링된 에지를 갖는 섬형 실리콘 영역(36)이 형성된다. 이렇게 에칭시키고, 포토-레지스트의 마스크(34)를 벗겨내고 용융시킨다(제 7C 도 참조).Thereafter, the silicon film is etched with an aqueous solution of hydrazine, but the photo-resist of the mask 34 remains in the film. The ratio (molar ratio) of hydrazine to water is set to 36:74. Mask regions made of photo-resist are not etched but other regions are gradually etched. As a result, island-like silicon regions 36 with nearly tapered edges are formed. This is etched and the mask 34 of the photo-resist is stripped and melted (see also Figure 7C).
이어서, 포토-레지스트의 마스크(34)를 보호막(35)으로부터 벗겨내고 산화실리콘으로 제조된 마스크막(35)을 1/10 BHF로 에칭시킨다. 전술한 에칭 프로세스에서, 광- 레지스트의 마스크(34)를 사용되는 프로세싱 용액의 종류에 따라 벗겨내거나 용융시킨다. 이 실시예에서, 하지 산화실리콘막(402)과 마스크막(407)을 동일한 스퍼터링 기술을 통해 형성시킨다. 1/10 BHF(23℃)에 의한 에칭 속도가 900 내지 1000 Å/min이기 때문에, 에칭시킬 경우 하지 산화 막의 에칭 깊이는 250 내지 350 Å으로서, 과잉 에칭을 고려한다해도 마스크막(407)의 에칭 정도와 동일한 것으로 보인다.Then, the mask 34 of the photo-resist is peeled off from the protective film 35 and the mask film 35 made of silicon oxide is etched with 1/10 BHF. In the above etching process, the mask 34 of photo-resist is stripped or melted depending on the kind of processing solution used. In this embodiment, the underlying silicon oxide film 402 and the mask film 407 are formed through the same sputtering technique. Since the etching rate by 1/10 BHF (23 ° C.) is 900 to 1000 mW / min, the etching depth of the underlying oxide film when etching is 250 to 350 mW, so that the mask film 407 is etched even when excessive etching is considered. Seems to be the same.
그 후, 1200Å의 두께를 가지는 산화실리콘막(37)을 플라즈마 CVD 기술을 통해 형성시킨다. 원료 물질 가스로서, 모노실란(SiH4) 및 일산화질소(N2O)를 사용하여, 막 형성 온도는 350 내지 500℃, 예를 들어, 430℃로 설정한다. 이로써 형성된 산화실리콘막(37)을 게이트 절연막으로서 형성시킨다(제 7D 도 참조).Thereafter, a silicon oxide film 37 having a thickness of 1200 kPa is formed through a plasma CVD technique. As the raw material gas, using monosilane (SiH 4 ) and nitrogen monoxide (N 2 O), the film formation temperature is set to 350 to 500 ° C, for example, 430 ° C. The silicon oxide film 37 thus formed is formed as a gate insulating film (see also FIG. 7D).
(제 10 실시예)(Example 10)
제 10 실시예는 비-이온화 상태인 가스를 사용하는 가스 에칭 기술을 통해섬형 실리콘 영역을 형성시키는 방법에 관한 것이다. 제 7 도는 이 실시예를 나타낸다. 먼저, 2000Å의 두께를 가지는 산화실리콘의 하지 막(31) 및 1000Å의 두께를 가지며 무정형 상태인 실리콘막(32)을 유리 기판(도시하지 않음) 상에 증착시킨다.A tenth embodiment relates to a method of forming island silicon regions through gas etching techniques using a gas that is in a non-ionized state. 7 shows this embodiment. First, a base film 31 of silicon oxide having a thickness of 2000 GPa and a silicon film 32 having a thickness of 1000 GPa and an amorphous state are deposited on a glass substrate (not shown).
그 후, 실리콘막(32)을 질소 대기 하에서 600 내지 750℃의 온도에서 열에 의해 어닐링시켜 결정화시킨다. 결정화 프로세스 후, 200Å의 두께를 지니는 산화 실리콘막(33)을 보호용 층으로서 증착시킨다. 그 후, 포토-레지스트로 제조한 마스크를 공지전 광석판화술을 통해 형성시킨다(제 7A 도 참조).Thereafter, the silicon film 32 is annealed by heat at a temperature of 600 to 750 ° C. under a nitrogen atmosphere to crystallize it. After the crystallization process, a silicon oxide film 33 having a thickness of 200 kPa is deposited as a protective layer. Thereafter, a mask made of photo-resist is formed through known photolithography (see FIG. 7A).
그 후, 포토-레지스트로 제조된 마스크(34), 산화실리콘으로 제조된 보호막(33)을 1/10 BHF로 에칭시켜 산화실리콘의 마스크(35)를 형성시킨다(참조 제 7B 도).Thereafter, the mask 34 made of photo-resist and the protective film 33 made of silicon oxide are etched with 1/10 BHF to form a mask 35 of silicon oxide (see Fig. 7B).
그 후, 실온에서 기판을, 1 내지 100 torr, 예를 들어 2.5torr로 압력 강하시킨 실리카 튜브의 안쪽에 위치시키고 삼불화염소(ClF3)와 질소의 혼합 가스를 상기 실리카 튜브 내로 유동시킨다. 이 실시예에서, 삼불화염소의 유속을 300sccm으로, 질소의 유속을 900sccm으로 설정한다. 기판을 이 상태로 2 내지 5 분간 방치시킨 후, 삼불화염소의 공급을 중지시킨다. 그 결과, 거의 테이퍼링된 에지를 지니는 섬형 실리콘 영역(36)이 형성된다(제 7C 도 참조).Subsequently, at room temperature, the substrate is placed inside a silica tube pressure-dropped to 1 to 100 torr, for example 2.5 torr, and a mixed gas of chlorine trifluoride (ClF 3 ) and nitrogen is flowed into the silica tube. In this example, the flow rate of chlorine trifluoride is set to 300 sccm, and the flow rate of nitrogen is set to 900 sccm. After leaving the substrate in this state for 2 to 5 minutes, the supply of chlorine trifluoride is stopped. As a result, island-like silicon regions 36 are formed with nearly tapered edges (see also FIG. 7C).
그 후, 포토-레지스트의 마스크(34)를 벗겨낸다. 포토-레지스트의 마스크(34)는 연소시키거나, 전술한 가스 에칭에서 사용된 프로세싱 가스의 종류에따라, 프로세싱 가스의 작용에 의해 소멸되게 된다. 산화실리콘으로 제조된 마스크막(35)을 1/10 BHF로 에칭시킨다. 이 실시예에서, 하지 산화실리콘막(402) 및 마스크막(407)은 동일한 스퍼터링 기술에 의해 형성되게 된다. 1/10 BHF(23℃)에 의한 에칭 속도가 900 내지 1000 Å/min이기 때문에, 에칭시킬 경우 하지 산화 막의 에칭되는 깊이는, 물론 과잉-에칭을 고려한다해도 마스크막(407)과 동일한 수준인 250 내지 350 Å이다.The mask 34 of the photo-resist is then peeled off. The mask 34 of the photo-resist is burned out or extinguished by the action of the processing gas, depending on the type of processing gas used in the above-described gas etching. The mask film 35 made of silicon oxide is etched with 1/10 BHF. In this embodiment, the underlying silicon oxide film 402 and the mask film 407 are formed by the same sputtering technique. Since the etching rate by 1/10 BHF (23 ° C.) is 900 to 1000 dl / min, the etched depth of the underlying oxide film when etching is, of course, at the same level as the mask film 407 even when over-etching is considered. 250 to 350 mm 3.
그 후, 1000 내지 1500 Å, 예를 들어 1200Å의 두께를 갖는 산화-실리콘막(37)을 플라즈마 CVD 기술을 통해 형성시킨다. 원료 물질 가스로서 모노-실란(SiH4)과 산소(O2)를 사용하고, 막형성 온도 350 내지 500℃, 예를 들어 400℃로 설정한다. 이로써 형성된 산화실리콘막(37)을 게이트 절연막으로 형성시킨다(제 7D 도 참조).Thereafter, an oxide-silicon film 37 having a thickness of 1000 to 1500 mW, for example 1200 mW, is formed through the plasma CVD technique. Mono-silane (SiH 4 ) and oxygen (O 2 ) are used as the raw material gas, and the film formation temperature is set to 350 to 500 ° C., for example 400 ° C. The silicon oxide film 37 thus formed is formed of a gate insulating film (see also FIG. 7D).
(제 11 실시예)(Eleventh embodiment)
제 11 의 실시예는 비-이온화 상태인 가스를 사용하여 가스 에칭 기술을 통해 섬형 실리콘 영역을 형성시키는 방법에 관한 것이다. 제 7 도는 이 실시예를 도시한다. 먼저, 2000Å의 두께를 갖는 산화실리콘의 하지 막(31) 및 500Å의 두께를 지니는 무정형 상태인 실리콘막(32)을 유리 기판 상에 증착시킨다(도시하지 않음). 그 후, 극히 얇은 산화실리콘의 보호막(33)을, 실리콘(32)을 산소 대기 중에서 1시간동안 550℃에서 열에 의해 어닐링시켜 실리콘막의 표면상에 형성시킨다. 그 후, 1 내지 100 ppm의 밀도를 갖는 니켈 아세테이트 수용액을 스핀 코팅 기술을 통해보호막(33) 상에 코팅시킨다.An eleventh embodiment is directed to a method of forming island-like silicon regions through gas etching techniques using a gas that is in a non-ionized state. 7 shows this embodiment. First, a base film 31 of silicon oxide having a thickness of 2000 GPa and a silicon film 32 in an amorphous state having a thickness of 500 GPa are deposited on a glass substrate (not shown). Thereafter, the ultrathin silicon oxide protective film 33 is formed on the surface of the silicon film by annealing the silicon 32 by heat at 550 ° C. for 1 hour in an oxygen atmosphere. Thereafter, an aqueous nickel acetate solution having a density of 1 to 100 ppm is coated on the protective film 33 through spin coating technique.
그 후, 실리콘막(32)을 550℃에서 0.5 내지 8 시간 어닐링시켜 결정화한다. 결정화 프로세스 후, 레지스트의 마스크(34)를 공지된 광석판화 기술로 형성시킨다(제 7A 도 참조).Thereafter, the silicon film 32 is annealed at 550 ° C. for 0.5 to 8 hours to crystallize. After the crystallization process, a mask 34 of resist is formed by known ore engraving techniques (see also FIG. 7A).
그 후, 포토-레지스트로 제조된 마스크(34), 산화실리콘으로 제조된 보호막(33)을 1/10 BHF로 에칭시켜 산화실리콘의 마스크(35)를 형성시킨다(제 7B 도 참조).Thereafter, the mask 34 made of photo-resist and the protective film 33 made of silicon oxide are etched with 1/10 BHF to form a mask 35 of silicon oxide (see also FIG. 7B).
그 후, 실온에서 기판을, 1 내지 100 torr, 예를 들어 5torr로 압력 강하시킨 실리카 튜브의 안쪽에 위치시키고 포토 레지스트의 마스크(34)를 부착시켜 놓으면서, 삼불화염소(ClF3)와 질소의 혼합 가스를 상기 실리카 튜브 내로 유동시킨다. 이 실시예에서, 삼불화염소의 유속을 300sccm으로, 질소의 유속을 900sccm으로 설정한다. 기판을 이 상태로 2 내지 5 분간 방치시킨 후, 삼불화염소의 공급을 중지시킨다. 그 결과, 거의 테이퍼링된 에지를 지니는 섬형 실리콘 영역(36)이 형성된다(제 7C 도 참조).Subsequently, at room temperature, the substrate is placed inside of a silica tube pressure-reduced to 1 to 100 torr, for example 5 torr, and a mask 34 of photoresist is attached to the substrate, whereby chlorine trifluoride (ClF 3 ) Mixed gas is flowed into the silica tube. In this example, the flow rate of chlorine trifluoride is set to 300 sccm, and the flow rate of nitrogen is set to 900 sccm. After leaving the substrate in this state for 2 to 5 minutes, the supply of chlorine trifluoride is stopped. As a result, island-like silicon regions 36 are formed with nearly tapered edges (see also FIG. 7C).
이어서, 포토-레지스트의 마스크(34)를 벗겨내고 산화실리콘으로 제조한 마스크막(35)을 1/10 BHF로 에칭시킨다. 포토-레지스트의 마스크(34)를 연소시키거나, 전술한 가스 에칭 중에서 사용된 프로세싱 가스의 종류에 따라 프로세싱 가스의 작용으로 분산시킨다는 것을 주목한다. 그 후, 1000 내지 1500 Å, 예를 들어 1200Å의 두께를 가지는 산화실리콘막(37)을, 플라즈마 CVD 기술을 통해 형성시킨다. 원료 물질 가스로서 모노실란(SiH4) 및 일산화질소(N2O)를 사용하고 막형성 온도를 350 내지 500℃, 예를 들어 430℃로 설정한다. 이로써 형성된 산화실리콘을 게이트 절연막으로서 형성시킨다(제 7D 도).Subsequently, the mask 34 of the photo-resist is peeled off and the mask film 35 made of silicon oxide is etched with 1/10 BHF. Note that the mask 34 of the photo-resist is burned or dispersed under the action of the processing gas depending on the type of processing gas used during the above-described gas etching. Thereafter, a silicon oxide film 37 having a thickness of 1000 to 1500 mW, for example 1200 mW, is formed through the plasma CVD technique. Monosilane (SiH 4 ) and nitrogen monoxide (N 2 O) are used as raw material gases, and the film forming temperature is set to 350 to 500 ° C, for example, 430 ° C. The silicon oxide thus formed is formed as a gate insulating film (Fig. 7D).
(제 12 실시예)(Twelfth embodiment)
제 8A 도 내지 제 8E 도는 본 발명에 따라 형성된 섬형 영역을 갖는 TFT를 제조하는 방법을 나타내는 횡단면을 보이고 있으며, 이 섬형 영역을 사용하는 활성 매트릭스 회로의 스위칭 트랜지스터로서 사용된다. 먼저, 2000Å의 두께를 갖는 산화실리콘의 하지층(402)을 스퍼터링 기술을 통해 유리 기판(401) 상에 형성시킨다. 또한, 300 내지 1500 Å, 예를 들어, 1000Å의 두께를 갖는 무정형 상태인 실리콘막(403)을 플라즈마 CVD 기술을 통해 하지 막(402) 상에 증착 시킨다. 이어서, 200Å의 두께를 갖는 산화실리콘막(404)을 스퍼터링 기술을 통해 보호막으로서 증착시킨다.8A to 8E show a cross-sectional view showing a method of manufacturing a TFT having an island region formed in accordance with the present invention, and are used as a switching transistor of an active matrix circuit using this island region. First, a base layer 402 of silicon oxide having a thickness of 2000 GPa is formed on the glass substrate 401 through a sputtering technique. In addition, an amorphous silicon film 403 having a thickness of 300 to 1500 mW, for example 1000 mW, is deposited on the base film 402 through plasma CVD. Subsequently, a silicon oxide film 404 having a thickness of 200 kPa is deposited as a protective film through a sputtering technique.
그 후, 실리콘막(403)을 환원 대기 하에서 48 시간동안 600℃에서 어닐링시켜 결정화한다. 이 결정화 프로세스는 레이저빔과 같은 강한 광선을 사용하는 시스템으로 수행한다. 그 후, 포토-레지스트를 산화실리콘막(404)의 전체 표면상에 코팅시키고 공지된 광석판화 기술을 통해 패턴화하여 포토-레지스트의 마스크(405)를 형성시킨다(제 8A 도 참조).Thereafter, the silicon film 403 is annealed at 600 DEG C for 48 hours under a reducing atmosphere to crystallize. This crystallization process is performed with a system using strong light rays such as laser beams. Thereafter, the photo-resist is coated on the entire surface of the silicon oxide film 404 and patterned through known ore engraving techniques to form a mask 405 of the photo-resist (see also FIG. 8A).
이어서, 포토-레지스트로 제조된 마스크(405)를 써서 산화실리콘으로 제조된 보호막(404)을 1/10 BHF로 에칭시킨다. 사용된 1/10 BHF는 1:10의 비율로 불화수소와 불화암모늄을 함유하는 용액이다.Subsequently, the protective film 404 made of silicon oxide is etched with 1/10 BHF using a mask 405 made of photo-resist. The 1/10 BHF used is a solution containing hydrogen fluoride and ammonium fluoride in a ratio of 1:10.
그 후, 실리콘막(403)을 에칭시켜 테이퍼링된 에지를 갖는 섬형 실리콘 영역(406)을 형성시킨다. 에칭을 위해서는 건식 에칭이 사용된다. 이때의 에칭 조건은 다음과 같다.Thereafter, the silicon film 403 is etched to form island-like silicon regions 406 having tapered edges. Dry etching is used for etching. The etching conditions at this time are as follows.
RF 전력 : 500 WRF power: 500 W
압력 : 100 mTorrPressure: 100 mTorr
가스유속 :Gas Flow Rate:
CF4: 50 sccmCF 4 : 50 sccm
O2: 45 sccmO 2 : 45 sccm
그 결과, 제 8B 도에 나타낸 바와 같이, 섬형 실리콘 영역(406)이 얻어진다. 그러나, 이의 에지 부분은 도면에 나타낸 바와 같이 테이퍼링된다. 테이퍼링 각도는 20 내지 60˚ 이다. 에칭하는 동안에 가스 유동 비율 CF4/O2(전술한 경우에는 50/45)가 증가하면, 전술한 테이퍼링된 부분을 갖는 에지가 수득되지는 못한다. 포토-레지스트의 말단의 표면을 테이퍼링된 형태로 에칭시킴을 주목해야 한다. 테이퍼링된 형태로 가공 처리한 에지의 표면은 플라즈마에 의해 크게 손상된바 있는 것이다.As a result, as shown in FIG. 8B, the island-like silicon region 406 is obtained. However, its edge portion is tapered as shown in the figure. The tapering angle is 20 to 60 degrees. If the gas flow rate CF 4 / O 2 (50/45 in the case described above) increases during etching, no edge with the tapered portion described above is obtained. It should be noted that the surface of the end of the photo-resist is etched in tapered form. The surface of the edge processed in the tapered form is largely damaged by the plasma.
그 후, 플라즈마에 의해 손상된 테이퍼링된 부분의 표면상에 형성된 극히 얇은 산화 막을 제거하기 위해, 산화물 막을 1/10 BHF로 5 내지 30 초간 에칭시킨다. 이 때, 포토-레지스트의 마스크(405)가 존재하므로, 섬형 실리콘 영역(406)상에 존재하는 마스크(407)를 에칭되지 않는다(제 8B 도 참조).The oxide film is then etched with 1/10 BHF for 5-30 seconds to remove the extremely thin oxide film formed on the surface of the tapered portion damaged by the plasma. At this time, since the mask 405 of the photo-resist exists, the mask 407 existing on the island-like silicon region 406 is not etched (see also FIG. 8B).
다음, 포토-레지스트의 마스크(405)가 부착되는 동안 상기 실리콘막은 히드라진의 수산화물(N2H4ㆍH2O)에 의해 에칭된다. 이 때, 산화실리콘의 보호막(407)이 상기 섬형 실리콘 영역에 존재하기 때문에, 상기 에칭은 그 측면으로부터 진행되어야만 한다. 상기 실시예에서, 에칭은 x = 1000Å으로 유도된다(제 8C 도 참조).Next, the silicon film is etched by hydroxide (N 2 H 4 .H 2 O) of hydrazine while the mask 405 of photo-resist is attached. At this time, since the protective film 407 of silicon oxide is present in the island-like silicon region, the etching must proceed from the side surface. In this embodiment, the etching is led to x = 1000 ms (see also figure 8C).
그 후, 포토-레지스트의 마스크(405)를 벗겨내고 산화실리콘으로 제조된 보호막(407)을 1/10 BHF로 에칭시킨다. 이 실시예에서, 하지 산화실리콘막(402)과 보호막(407)을 동일한 스퍼터링 기술을 통해 형성시킨다. 1/10 BHF(23℃)에 의한 에칭 속도가 900 내지 1000 Å/min이기 때문에, 에칭시의 하지 산화물 막의 에칭 깊이는 250 내지 250 Å으로서, 과잉 에칭을 고려한다해도 보호막(407)의 경우와 동일한 정도이다.Thereafter, the mask 405 of the photo-resist is peeled off and the protective film 407 made of silicon oxide is etched with 1/10 BHF. In this embodiment, the underlying silicon oxide film 402 and the protective film 407 are formed through the same sputtering technique. Since the etching rate by 1/10 BHF (23 ° C.) is 900 to 1000 mW / min, the etching depth of the underlying oxide film during etching is 250 to 250 mW, which is the same as that of the protective film 407 even when excessive etching is considered. About the same.
이어서, 1000 내지 1500 Å, 예를 들어, 1200Å의 두께를 갖는 산화실리콘막(408)을 플라즈마 CVD 기술을 통해 형성시킨다. 원료물질 가스로서 모노-실란(SiH4) 및 일산화질소(N2O)를 사용하고 막 형성 온도를 380 내지 500℃, 예를 들어 430℃로 설정한다. 이로써 형성된 산화실리콘막(408)을 게이트 절연막으로 형성시킨다.Subsequently, a silicon oxide film 408 having a thickness of 1000 to 1500 mW, for example 1200 mW, is formed through a plasma CVD technique. Mono-silane (SiH 4 ) and nitrogen monoxide (N 2 O) are used as source gas and the film formation temperature is set to 380 to 500 ° C., for example 430 ° C. The silicon oxide film 408 thus formed is formed as a gate insulating film.
또한, 인을 도핑시켜 전도성을 증강시키는 다결정 실리콘막은 저압 CVD에 의해 형성시키고 에칭시켜 게이트 전극(409)을 형성시킨다. 그 후, 게이트 전극을 마스크로서 사용하여 이온 도핑 기술을 통해 자가 정렬 방식으로 n-타입 불순물(인)을 섬형 실리콘 영역 내로 도입시켜 n-타입 불순물 영역(410)을 형성시킨다. 그 후, 이를 500 내지 550℃에서 어닐링시켜 n-타입 불순물을 활성화시킨다(제 8D 도 참조).Further, a polycrystalline silicon film doped with phosphorus to enhance conductivity is formed by low pressure CVD and etched to form gate electrode 409. Thereafter, using the gate electrode as a mask, n-type impurities (phosphorus) are introduced into island-like silicon regions in a self-aligned manner through ion doping techniques to form n-type impurity regions 410. Thereafter, it is annealed at 500 to 550 ° C. to activate n-type impurities (see also FIG. 8D).
이어서, 4000Å의 두께를 갖는 층간 절연체(산화실리콘)(412)를 플라즈마 CVD 기술을 통해 증착시키고 500Å의 두께를 갖는 투명한 전도성 막을 그 위에 선택적으로 형성시켜 픽셀 전극(413)을 형성시킨다.Subsequently, an interlayer insulator (silicon oxide) 412 having a thickness of 4000 mW is deposited through plasma CVD technology and a transparent conductive film having a thickness of 500 mW is selectively formed thereon to form the pixel electrode 413.
따라서, 접속 홀을 층간 절연체(413)에 형성시키고 500Å의 두께를 갖는 티타늄 막과 4000Å의 두께를 갖는 알루미늄막을 스퍼터링 기술을 통해 침착시키고 그 후 에칭시켜 TFT의 소스와 드레인 상에 전극(414 와 415)이 형성되게 한다. 이러한 방식으로, 활성 매트릭스 회로가 형성될 수 있다(제 8E 도 참조).Thus, a connection hole is formed in the interlayer insulator 413, and a titanium film having a thickness of 500 mW and an aluminum film having a thickness of 4000 mW are deposited through a sputtering technique and then etched to form electrodes on the source and drain of the TFTs 414 and 415. ) Is formed. In this way, an active matrix circuit can be formed (see also FIG. 8E).
(제 13 실시예)(Thirteenth Embodiment)
제 9 도는, 섬형 실리콘 영역이 본 발명의 실시예에 따라 형성된, TFT의 제조 방법을 나타내는 횡단면도이다. 2000Å의 두께를 갖는 하지 산화실리콘막(502) 및 300 내지 1000 Å, 예를 들어, 500Å의 두께를 가지며 무정형 상태인 실리콘막(503)을 제 1 실시예에서와 같이 유리 기판(501) 상에 증착시킨다. 그 후, 이를 500 내지 600℃, 예를 들어, 550℃에서 산소 대기 하에 1시간동안 열처리하여 이의 표면에 극히 얇은 보호용의 산화실리콘막(504)을 형성시킨다. 산화실리콘막의 두께는 100Å 이하인 것으로 평가되나, 간단히 하기 위해 도면에서는 두껍게 도시하고 있다.9 is a cross sectional view showing a manufacturing method of a TFT in which an island-like silicon region is formed according to an embodiment of the present invention. An underlying silicon oxide film 502 having a thickness of 2000 GPa and a silicon film 503 having an thickness of 300 to 1000 GPa, for example, 500 GPa and in an amorphous state, are deposited on the glass substrate 501 as in the first embodiment. Deposit. Thereafter, it is heat-treated at 500 to 600 DEG C, for example, at 550 DEG C for one hour in an oxygen atmosphere to form an extremely thin protective silicon oxide film 504 on its surface. Although the thickness of the silicon oxide film is estimated to be 100 kPa or less, it is shown thick in the figure for simplicity.
그 후, 실리콘막을 인으로 선택적으로 도핑시켜 n-타입 불순물 영역(505)을형성시킨다. 실질적으로 고유한 영역(506)은 n-타입 불순물 영역(505) 사이에 삽입 되어 있고 후에 TFT의 채널 형성 영역을 형성한다.Thereafter, the silicon film is selectively doped with phosphorus to form the n-type impurity region 505. A substantially unique region 506 is interposed between the n-type impurity regions 505 and later forms a channel forming region of the TFT.
그 후, 스핀 코팅 기술로 1 내지 100 ppm의 밀도를 가지는 니켈 아세테이트 수용액을 코팅시켜 극히 얇은 니켈 아세데이트 막을 기판의 표면에 형성시킨다. 그 후, 이를 500 내지 580℃에서 2 내지 12 시간 예를 들어, 550℃에서 4시간 열에 의해 어닐링시켜 니켈이 무정형 실리콘막 내로 확산되어 실리콘막이 형성되도록 한다.Thereafter, an aqueous nickel acetate solution having a density of 1 to 100 ppm is coated by spin coating to form an extremely thin nickel acetate film on the surface of the substrate. Thereafter, it is annealed by heat at 500 to 580 ° C. for 2 to 12 hours, for example, 4 hours at 550 ° C. so that nickel diffuses into the amorphous silicon film to form a silicon film.
니켈이 무정형 실리콘막 내로 확산되는 과정에서, 니켈(Ni)은 무정형 실리콘의 결정화를 촉진시키는 촉매 작용을 갖는 것으로 공지되어 있다. 백금, 팔라듐, 철 및 코발트 또한 니켈 이외의 동일한 효과를 갖는 것으로 공지되어 있다. 그 결과, 이 실시예는 제 11 실시예와 비교하여 낮은 온도와 짧은 시간 동안에 무정형 실리콘의 결정화를 실현시킬 수 있다. 또한, 결정화 프로세스에서, 앞서 도핑시킨 n-타입 불순물(인)을 동시에 활성화시킬 수 있다.In the process of diffusion of nickel into the amorphous silicon film, nickel (Ni) is known to have a catalytic action to promote the crystallization of amorphous silicon. Platinum, palladium, iron and cobalt are also known to have the same effect other than nickel. As a result, this embodiment can realize crystallization of amorphous silicon at a low temperature and for a short time as compared with the eleventh embodiment. In addition, in the crystallization process, the previously doped n-type impurities (phosphorus) can be activated simultaneously.
전술한 프로세스 후에, 포토-레지스트의 마스크(507)는 공지된 광-석판화 기술을 통해 포토-레지스트를 패턴화하여 형성시킨다(제 9A 도 참조).After the process described above, a mask 507 of photo-resist is formed by patterning the photo-resist through known photo-lithography techniques (see also FIG. 9A).
이어서, 포토-레지스트의 마스크(507)를 사용하여, 산화실리콘막(504)을 1/10 BHF로 에칭시킨다. 또한, 제 2 실시예에서와 같이, 실리콘막(503)을 건식 에칭 기술로 에칭시켜 테이퍼링된 에지를 갖는 섬형 실리콘 영역(508)을 형성시킨다. 테이퍼링된 형태로 가공 처리한 에지의 표면은 플라즈마에 의해 손상된바 있다(제 9B 도 참조).Then, using the mask 507 of the photo-resist, the silicon oxide film 504 is etched with 1/10 BHF. In addition, as in the second embodiment, the silicon film 503 is etched by a dry etching technique to form island-like silicon regions 508 having tapered edges. The surface of the edge processed in the tapered form was damaged by the plasma (see also figure 9B).
이어서, 실리콘막을 에틸렌디아민의 다결정 수성 용액으로 에칭시키는 반면 마스크(507)는 막 상에 결합시켜 둔다. 이 같은 에칭 프로세스에서, 산화실리콘의 보호막(509)이 섬형 실리콘 영역에 존재하기 때문에, 에칭은 이의 측면으로부터만 진행된다. 이 실시예에서, 에칭은 x = 1000Å에서 수행한다(제 9C 도 참조).The silicon film is then etched with a polycrystalline aqueous solution of ethylenediamine while the mask 507 is left on the film. In such an etching process, since the protective film 509 of silicon oxide is present in the island-like silicon region, etching proceeds only from its side. In this embodiment, the etching is performed at x = 1000 ms (see also Figure 9C).
그 후, 포토-레지스트의 마스크(507)를 벗겨내고, 산화실리콘의 보호막(509)을 1/10 BHF로 에칭시킨다. 이 실시예에서, 산화실리콘막(509)이 약 100Å으로 매우 얇기 때문에, 하지 산화실리콘막(502)은 거의 에칭되지 못한다.Thereafter, the mask 507 of the photo-resist is peeled off, and the protective film 509 of silicon oxide is etched with 1/10 BHF. In this embodiment, the silicon oxide film 502 is hardly etched because the silicon oxide film 509 is very thin, about 100 microseconds.
그 후, 1000 내지 1500 Å, 예를 들어 1200Å의 두께를 갖는 산화실리콘막(510)을 ECR 플라즈마를 써서 CVD 기술을 통해 형성시킨다. 원료 물질 가스로서 모노-실란(SiH4)과 산소를 사용하고 기판은 고의적인 열처리는 하지 않는다. 이로써 형성된 산화실리콘막은 게이트 절연막으로서 형성시킨다.Thereafter, a silicon oxide film 510 having a thickness of 1000 to 1500 mW, for example 1200 mW, is formed through the CVD technique using an ECR plasma. Mono-silane (SiH 4 ) and oxygen are used as raw material gases, and the substrate is not intentionally heat treated. The silicon oxide film thus formed is formed as a gate insulating film.
이어서, 3000 내지 6000Å, 예를 들어, 5000Å의 두께를 갖는 알루미늄막을 스퍼터링 기술을 통해 증착시키고 에칭시켜 게이트 전극(511)을 형성시킨다. 알루미늄막 내에 소량의 실리콘 또는 스칸듐(Sc)이 함유될 때 내열성이 개선된다. 또한, 게이트 전극을 거리(x)만큼 드레인으로부터 이격시켜 게이트 전극이 도면에 나타낸 바와 같이 소스와 중첩되게 한다. 이는 오프-전류를 감소시키게 한다(제 9D 도 참조).Subsequently, an aluminum film having a thickness of 3000 to 6000 mV, for example, 5000 mV is deposited and etched through a sputtering technique to form the gate electrode 511. The heat resistance is improved when a small amount of silicon or scandium (Sc) is contained in the aluminum film. In addition, the gate electrode is spaced apart from the drain by a distance x so that the gate electrode overlaps the source as shown in the figure. This causes the off-current to be reduced (see also figure 9D).
이어서, 4000Å의 두께를 갖는 질화실리콘막을, 플라즈마 CVD 기술을 통해 제 1 층간 절연체(511)로 형성시킨다. 그 후, 접속 홀을 제 1 층간 절연체(511) 내에 형성시킨다. 이때, 접속 홀(512)을 소스 내에 뿐만 아니라 드레인 내에도 형성시킨다. 그 후, 4500Å의 두께를 갖는 알루미늄막을 스퍼터링 기술을 통해 증착시키고 에칭시켜 소스 전극(513)을 형성시킨다. 이 때, 드레인측에는 아무런 전극도 형성시키지 않는다.Subsequently, a silicon nitride film having a thickness of 4000 GPa is formed of the first interlayer insulator 511 through the plasma CVD technique. Thereafter, connection holes are formed in the first interlayer insulator 511. At this time, the connection hole 512 is formed not only in the source but also in the drain. Thereafter, an aluminum film having a thickness of 4500 kPa is deposited and etched through a sputtering technique to form a source electrode 513. At this time, no electrode is formed on the drain side.
또한, 2000Å의 두께를 갖는 산화실리콘막을 플라즈마 CVD 기술을 통해 제 2 층간 절연체(514)로서 형성시킨다. 그 후, 접속 홀을 전술한 바와 같이 형성된 접속 홀(512)의 안쪽내부에 형성시킨다. 이어서, 500Å의 두께를 갖는 투명한 픽셀 전극(515)을 형성시킨다. 전술한 프로세스로 활성 매트릭스 회로의 스위칭 트랜지스터 및 이 트랜지스터에 접속된 픽셀 전극을 형성시킬 수 있다(제 9E 도 참조).In addition, a silicon oxide film having a thickness of 2000 kPa is formed as the second interlayer insulator 514 through plasma CVD techniques. Thereafter, the connection hole is formed inside the connection hole 512 formed as described above. Subsequently, a transparent pixel electrode 515 having a thickness of 500 ns is formed. The above-described process can form the switching transistor of the active matrix circuit and the pixel electrode connected to the transistor (see also FIG. 9E).
전술한 바와 같이, 본 발명은 박막 반도체 장치의 수율을 개선시키고 이의 신뢰도를 증가시키며 이의 특성을 최대로 나타낼 수 있다. 본 발명에 따른 박막 반도체 장치는, 소스와 드레인 사이의 누설 전류(오프 전류)가 낮기 때문에 액정 디스플레이의 활성 매트릭스 회로에서 픽셀 컨트롤용 트랜지스터로서 바람직하다.As described above, the present invention can improve the yield of the thin film semiconductor device, increase its reliability, and maximize its characteristics. The thin film semiconductor device according to the present invention is preferable as a transistor for pixel control in an active matrix circuit of a liquid crystal display because of a low leakage current (off current) between a source and a drain.
본 발명은 예로써 n-채널 타입 TFT를 참고로 하여 기술되었다. 본 발명이 p-채널 TFT의 경우 또는 n-채널 타입 TFT와 p-채널 타입 TFT가 동일한 기판 상에서 혼합하여 배치되어 있는 상보적 회로의 경우와 유사하게 수행할 수 있음은 말할 필요가 없다. 또한, 본 발명은 전술한 실시예에 나타낸 단순한 구조물 뿐만 아니라, 미싱사 일본 특허 공개 평성6-124962에 기술된 바와 같이, 소스와 드레인에서 규소 화합물을 갖는 구조물의 TFT에도 적용할 수도 있다. 본 발명의 전술한 기술 내용은 TFT를 중심으로 기술하고 있다. 그러나, 본 발명은 다른 회로 장치, 예를 들어, 하나의 섬형 반도체 영역 내에 복수의 게이트 전극을 갖는 박막 집적 회로, 적층(stacked) 게이트 타입 TFT, 다이오드, 저항기 및 축전기에 적용할 수 있음은 말할 필요가 없다. 그러므로, 본 발명은 산업적 분야에서 유용하다.The present invention has been described with reference to an n-channel type TFT as an example. It goes without saying that the present invention can be performed similarly to the case of the p-channel TFT or the case of the complementary circuit in which the n-channel type TFT and the p-channel type TFT are arranged mixed on the same substrate. In addition, the present invention can be applied not only to the simple structures shown in the above-described embodiments, but also to TFTs of structures having silicon compounds in the source and drain, as described in Sewing Machine Japanese Patent Application Laid-open No. Hei 6-124962. The above description of the present invention has been described focusing on the TFT. However, it should be noted that the present invention can be applied to other circuit devices, for example, thin film integrated circuits having a plurality of gate electrodes in one island semiconductor region, stacked gate type TFTs, diodes, resistors and capacitors. There is no. Therefore, the present invention is useful in the industrial field.
본 발명의 전술한 바람직한 실시예가 예를 들어 설명하기 위한 목적으로 주어졌다. 본 발명이 기술된 특정한 양식에 구애되거나 제한되도록 하고자 하는 의도는 아니며, 상기 기술 내용의 범주 내에서 변경과 변화가 가능할 수도 있으며 이는 본 발명의 실제로부터 얻을 수도 있을 것이다. 상기 실시예들은 본 발명의 원리를 설명하기 위해 선택 및 기술되었으며 이의 실제적 적용은 당업자로 하여 여러 가지 실시예에서 본 발명을 활용할 수 있도록 하고 있으며 이와 같은 여러 가지 변경이 특정한 목적에 맞도록 하는 것도 고려할 수 있다. 본 발명의 범주는 본원에 첨부된 특허청구의 범위 및 이의 등가물로서 규정된다.The foregoing preferred embodiment of the present invention has been given for the purpose of illustration. It is not intended to be exhaustive or to limit the invention to the specific forms disclosed, and modifications and variations are possible within the scope of the description and may be obtained from the practice of the invention. The above embodiments have been selected and described in order to explain the principles of the present invention, and their practical application will enable those skilled in the art to utilize the present invention in various embodiments, and it is also contemplated that these various modifications will be tailored to specific purposes. Can be. It is intended that the scope of the invention be defined as the claims appended hereto and their equivalents.
제 1A 도 내지 제 1H 도는 본 발명의 한 실시예에 따라 박막 트랜지스터(TFT)를 제조하는 방법을 나타내는 모식도.1A through 1H are schematic diagrams illustrating a method of manufacturing a thin film transistor (TFT) according to an embodiment of the present invention.
제 2A 도 내지 제 2D 도는 본 발명의 다른 실시예에 따라 TFT를 제조하는 방법을 나타내는 모식도.2A to 2D are schematic views showing a method of manufacturing a TFT according to another embodiment of the present invention.
제 3 도는 통상적인 TFT에 의해 유발되는 문제점을 설명하는 모식도.3 is a schematic diagram illustrating a problem caused by a conventional TFT.
제 4A 도 내지 제 4D 도는 본 발명의 제 1 내지 제 5 실시예에 따라 TFT를 제조하는 방법을 나타내는 횡단면도.4A to 4D are cross sectional views showing a method of manufacturing a TFT according to the first to fifth embodiments of the present invention.
제 5A 도 내지 제 5E 도는 본 발명의 제 6 실시예에 따라 TFT를 제조하는 방법을 나타내는 횡단면도.5A through 5E are cross-sectional views showing a method of manufacturing a TFT according to the sixth embodiment of the present invention.
제 6A 도 내지 제 6E 도는 본 발명의 제 7 실시예에 따라 TFT를 제조하는 방법을 나타내는 횡단면도.6A through 6E are cross-sectional views showing a method of manufacturing a TFT according to the seventh embodiment of the present invention.
제 7A 도 내지 제 7D 도는 본 발명의 제 8 내지 제 11 실시예에 따라 TFT를 제조하는 방법을 나타내는 횡단면도.7A to 7D are cross sectional views showing a method of manufacturing a TFT according to the eighth to eleventh embodiments of the present invention.
제 8A 도 내지 제 8E 도는 본 발명의 제 12 실시예에 따라 TFT를 제조하는 방법을 나타내는 횡단면도.8A to 8E are cross sectional views showing a method of manufacturing a TFT according to a twelfth embodiment of the present invention.
제 9A 도 내지 제 9E 도는 본 발명의 제 13 실시예에 따라 TFT를 제조하는방법을 나타내는 횡단면도.9A to 9E are cross sectional views showing a method of manufacturing a TFT according to a thirteenth embodiment of the present invention.
♠ 도면의 주요 부분에 대한 부호의 설명 ♠♠ Explanation of symbols for the main parts of the drawing ♠
1 : 절연 표면 2 : 무정형 실리콘막1: Insulation surface 2: Amorphous silicon film
4 : 마스크 5 : 섬형 실리콘 영역4: mask 5: island silicon area
8 : 마스크막 10 : 게이트 절연막8 mask film 10 gate insulating film
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