KR100326943B1 - 반도체 장치의 전기적 연결 장치 - Google Patents
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Abstract
본 발명에 따른 소켓의 콘택은 DUT(device under test)의 리드와 테스트 보드의 패턴 간의 전기적 연결선 역할을 한다. 상기 콘택은 DUT의 각 리드들과 대응되는 테스트 보드의 각 패턴들 사이에 전기적 신호들을 전달하는 제 1 및 제 2의 전기적 경로들을 가진다. 상기 제 1 및 제 2의 전기적 경로들 각각은 상호 대칭적인 구조를 가지며, 그 구조적 특징에 의해 신호가 전달될 때, 발생되는 자기장 성분이 상쇄되어 전기적 경로의 유도 리액턴스 성분이 최소화된다. 이와 같이, 고주파 신호의 전달시 발생되는 콘택의 전기적 기생 특성이 최소화됨으로써, 고주파 신호가 손실없이 DUT나 테스트 보드로 전달된다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 집적 회로의 리드들과 테스트 보드 상의 패턴들을 전기적으로 연결하는 전기적 연결 장치에 관한 것이다.
반도체 소자의 고속 자동화 테스트에서는 반도체 집적 회로(semiconductor integrated circuit)와 테스트 시스템(test system)을 전기적으로 연결하는 소켓이 필수적으로 사용되고 있다. 이러한, 테스트 소켓은 점차적으로 복잡해지는 테스트 시스템들과 집적 회로간의 중요한 연결고리 역할을 한다. 소켓은 테스트 하고자 하는 소자인 반도체 집적 회로(테스트 대상 회로; device under test, 이하, DUT)의 리드(lead)들과 테스트 보드(test board or printed circuit board; PCB)의 패턴(pattern)들 간의 전기적 신호선 역할을 하며, 반복적인 테스트에 적합하도록 기계적인 특성과 재료적인 특성이 고려되어 제작되어야 한다.
일반적으로, 테스트 소켓은 컴퓨터 칩(chip)으로부터 통신 위성에서 사용되는 RF(radio frequency) 칩에 이르기까지 모든 칩들의 테스트에 사용된다. 그런데, 이러한 칩들이 테스트될 때, 동작 주파수가 수십 MHz(mega hertz) 이하인 칩들의 테스트 결과는 소켓의 전기적 특성에 영향을 받지 않지만, 동작 주파수가 수백 MHz 부터 수 GHz(giga hertz) 까지 고주파수에서 동작되는 칩들은 소켓의 전기적 특성에 의해 정확한 테스트 결과의 정확도가 결정된다. 이는, 테스트 소켓이 갖는 자체의 기생 특성(parasitic parameter)에 의한 것으로서, 기존에 범용적으로 사용되는 소켓들은 이러한 전기적 특성이 고려되지 않고 설계되었기 때문에, CDMA(code division multiple access)나 PCS(personal communication system), GSM(global system for mobile communications) 등의 이동 통신용 RF IC들이나 램 버스 디램(rambus DRAM)과 같은 고속 디지털(digital) 소자들의 테스트에는 적합하지 않다.
도 1 및 도 2를 참조하면, 종래의 기술에 따른 테스트 소켓의 콘택(20)은 DUT(10)의 리드(11)와 테스트 보드(30)의 패턴(31) 간의 전기적 연결선 역할을 한다. 상기 콘택(20) 구조는 Johnstech 사(社)의 'test socket performance handbook'에 개시되어 있다. 도 1의 콘택(20)은 DUT(10)의 리드(11)의 보호 및 리드(11)와의 접촉율을 향상시키고 그리고 반복적인 테스트에 적합하도록 탄성을 갖는 구조로 형성되어 있다.
그런데, 도 1과 같은 구조의 콘택(20)은 전체 길이에 비례하는 기생 성분 즉, 기생 저항(R), 기생 커패시턴스(C) 및 기생 인덕턴스(L)를 갖게 되어, 도 2와 같은 등가 회로로서 표현된다. 여기서, 콘택(20)의 저항(R)과 인덕턴스 값(L)은 콘택(20) 자체의 특성에 의한 값이고 그리고 커패시턴스(C)는 테스트 보드(30)의 접지 평면을 기준으로 계산된 콘택(20)의 특성 값이다. 상기 기생 성분은 일반적인 전송 라인의 등가 회로와 같고 그리고 전송 라인의 특성 임피던스(Z)로 나타내어진다. 전송 라인의 특성 임피던스(Z)는 아래의 [수학식 1]과 같다. 아래의 [수학식 1]의 식(1) 및 식(2)를 살펴보면, 특성 임피던스(Z)의 크기는 리액턴스(XL)의 크기와 비례하고 그리고 리액턴스(XL)의 크기는 주파수(f) 및 인덕턴스(L)의 크기에 비례한다는 것을 알 수 있다.
XL= wL = 2πf L ...... (2) 여기서, f는 주파수, L은 인덕턴스이다.
콘택(20)의 특성 임피던스(Z)는 인덕턴스(L) 및 주파수(f)의 크기에 비례하고 그리고 인덕턴스(L)는 콘택의 길이에 비례하므로, 도 1과 같은 구조의 콘택(20)은 고주파수를 갖는 전기적 신호를 전달할 때, 콘택(20)에 의해 발생되는 자기장 성분에 의해 매우 큰 특성 임피던스 값을 가지게 된다. 실제로, 도 1과 같은 구조의 콘택(20)에서는 약 10 ∼ 20 nH 이상의 인턱턴스(L)가 나타나므로, 약 1GHz의 주파수를 가지는 신호를 전달할 때에도, 많은 손실이 발생된다. 이로인해, 고주파수의 전기적 신호가 DUT(10)나 테스트 보드(30)로 전달될 때, 많은 손실이 발생되어, 반도체 칩의 정확한 테스트가 이루어지지 못하는 문제점이 발생된다.
따라서, 본 발명의 목적은 고주파 신호의 전달에 적합한 전기적 특성을 갖는 콘택을 제공하는 것이다.
도 1은 종래의 기술에 따른 소켓의 콘택 구조를 보여주는 단면도;
도 2는 도 1의 콘택의 전기적 특성을 보여주는 등가 회로의 회로도;
도 3은 본 발명의 제 1 실시예에 따른 소켓의 콘택 구조를 보여주는 단면도;
도 4는 도 4의 콘택의 전기적 특성을 보여주는 등가 회로의 회로도;
도 5는 도 4의 콘택의 자기장 특성을 보여주는 단면도;
도 6은 도 4의 콘택의 탄성 특성을 보여주는 단면도;
도 7은 단일 전기적 경로를 갖는 콘택의 신호 전달 특성을 보여주는 파형도;
도 8은 도 4의 콘택의 신호 전달 특성을 보여주는 파형도;
도 9는 도 4의 콘택의 길이에 따른 전기적 특성 변화를 보여주는 파형도;
도10은 도 4의 본 발명의 제 2 실시예에 따른 콘택의 구조를 보여주는 단면도 및;
도 11은 도 4의 본 발명의 제 3 실시예에 따른 콘택의 구조를 보여주는 단면도이다.
*도면의 주요 부분에 대한 부호 설명
10 : DUT 20, 200 : 콘택
30 : 테스트 보드
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 집적 회로의 복수 개의 리드들과 테스트 보드의 복수 개의 패턴들을 연결하는 복수 개의 콘택들을 갖는 전기적 연결 장치의 각 콘택은 2개 또는 그 이상의 전기적 경로들을 갖는다. 본 발명의 바람직한 한 실시예에서, 각 콘택은 상기 리드에 접속되는 제 1의 접촉점과, 상기 패턴에 접속되는 제 2의 접속점과, 상기 제 1 및 제 2의 접촉점들을 연결하는 제 1 및 제 2의 전기적 경로들을 갖는다. 또, 상기 콘택은 상기 제 1의 접촉점이 위치하는 제 1의 바와, 상기 제 2의 접촉점이 위치하는 제 2의 바와, 상기 제 1및 제 2의 바들의 대응되는 일 단들을 연결하는 제 3의 바 및 상기 제 1 및 제 2의 바들의 대응되는 타 단들을 연결하는 제 4의 바가 폐 루프(a closed loop)를 형성하는 구조를 가진다. 상기 제 1 및 제 2의 바들은 상기 제 3 및 제 4의 바들 각각의 길이보다 길게 형성되도록 하는 것이 바람직하다. 또, 상기 제 1 및 제 2의 접촉점들은 상기 제 1 및 제 2의 바들 각각의 중앙에 위치하는 것이 바람직하다. 또한, 상기 제 1 및 제 2의 각 바의 중앙으로부터 각 단까지의 길이가 1 밀리미터에서 6 밀리미터의 범위 내에서 결정되는 반면에, 상기 제 3 및 제 4의 각 바의 길이는 0.5 밀리미터에서 3 밀리미터의 범위 내에서 결정되는 것이 바람직하다. 본 발명의 바람직한 실시예에서 상기 콘택은 베릴륨 코퍼(BeCu)의 재질로 형성된다.
(작용)
이와 같은 장치에 의해서, 제 1 및 제 2 경로들 상에 발생되는 자기장들이 상쇄되어서 전기적 기생 성분이 최소화됨으로써, 고주파 신호가 손실 없이 전달된다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 3 내지 도 11에 의거하여 상세히 설명한다.
도 3을 참조하면, 본 발명에 따른 소켓의 콘택(200)은 DUT(10)의 리드(11)와 테스트 보드(30)의 패턴(31) 사이의 전기적 연결선 역할을 한다. 상기 콘택(200)은 DUT(10)의 각 리드(11)들과 대응되는 테스트 보드(30)의 각 패턴들(31) 사이에 전기적 신호들을 전달하는 제 1 및 제 2의 전기적 경로들(ABCD, AEFD)을 가진다. 상기 제 1 및 제 2의 전기적 경로들(ABCD, AEFD) 각각은 상호 대칭적인 구조를 가지며, 상기 콘택(200)의 구조적 특징에 의해 신호가 전달될 때, 발생되는 자기장 성분을 상쇄시켜서 유도 리액턴스 성분을 최소화시킨다. 이로써, 신호의 전달시 발생되는 콘택(200)의 전기적 기생 특성이 최소화되고, 전기적 기생 특성이 최소화됨으로써, 고주파 신호가 손실없이 DUT(10)나 테스트 보드(20)로 전달된다.
도 3 내지 도 11을 참조하면, 본 발명의 제 1 실시예에 따른 콘택(200)은 DUT(10)의 리드(11)와 테스트 보드(30)의 패턴(31) 사이의 전기적 연결선 역할을 한다. 상기 콘택(200)은 DUT(10)나 테스트 보드(30) 사이에 신호를 전달하기 위한 제 1 및 제 2의 전기적 경로들(ABCD, AEFD)을 가진다. 상기 제 1의 전기적 경로(ABCD)는 점(A), 점(B), 점(C) 및 점(D)을 통해 형성되며, 상기 제 2의 전기적 경로(AEFD)는 점(A), 점(E), 점(F) 및 점(D)을 통해 형성된다. 그리고, 상기 콘택(200)은 점(A)을 중앙점으로 갖는 제 1의 바(bar; B-E), 점(D)을 중앙점으로 갖는 제 2의 바(C-F), 상기 제 1 및 제 2의 바들의 일단들에 위치된 점들(B, C)을 연결하는 제 3의 바(B-C) 및 상기 제 1 및 제 2의 바들(B-E, C-D)의 타 단들에 위치된 점들(E, F)을 연결하는 제 4의 바(E-F)를 포함하는 일체형 구조를 갖는다.
본 발명에 따른 콘택(200) 또한, 종래의 기술에 따른 콘택(20)과 같이, 전기적 기생 특성을 가지며, 상기 기생 특성은 도 4a와 도 4b과 같은, 등가 회로로서 표현된다. 다시, 도 4a 및 도 4b를 참조하면, 본 발명에 따른 콘택(200)은 제 1 및 제 2의 전기적 경로들(ABCD, AEFD)에 의해 도 4a와 같은 등가 회로로서 표현된다. 도 4a의 등가 회로를 살펴보면, 본 발명에 따른 콘택(200)은 저항들(R1, R2), 커패시터들(C1, C2) 및 인덕터들(L1, L2)로서 표현된다. 도 4a에서, M은 상호 인덕턴스 값을 나타내며, Cs는 상호 커패시턴스 값을 나타낸다.
도 4a의 등가 회로는 도 4b의 등가 회로로서 다시 표현될 수 있다. 다시, 도 4b를 참조하면, 저항(R')은 도 4a의 저항들(R1, R2)의 값들의 병렬 저항값(R1//R2)으로 나타내어지고, 커패시터(C')는 도 4a의 커패시터들(C1, C2)의 커패시턴스들을 더한 값(약 C1+C2)으로 나타내어지고 그리고 인덕터(L')는 도 4a의 인덕터들(L1, L2)의 인덕턴스들과 상호 인덕턴스(M)로 계산된 값(약 L1//L2)으로 나타내어진다. 상기한 특성 값(L', R')들을 살펴보면, 본 발명에 따른 콘택(200)이 갖는 특성 값들(L', R')은 상기 콘택(200)이 갖는 구조적인 특징에 의해서, 종래의 기술에 따른 콘택(20)이 갖는 특성 값들(L, R)에 비해 매우 작은 값들을 가지게 된다.
이는, 종래의 콘택(20) 대신에, 도시되지는 않았지만, 본 발명에 따른콘택(200) 중 하나의 전기적 경로(ABCD)만을 갖는 구조의 콘택(200')의 특성 값들(L, R)과 본 발명에 따른 콘택(200)의 특성 값들(L', R')을 수치 해석 프로그램 RaphaelTM을 사용하여 계산해 보아도, 그 차이가 명확히 구별된다. 수치 해석 프로그램 RaphaelTM의 커패시턴스의 해석 방법으로는 3 차원적 구조에 대한 커패시턴스의 해석 방법인 FDM(finite-difference method)이 사용되고 그리고 인덕턴스의 해석 방법으로는 부분 인덕턴스(partial inductance)의 해석 방법이 사용된다. 이 결과로서, 단일 전기적 경로(ABCD)를 갖는 콘택(200')이 갖는 저항 값(R)은 '2.87 mΩ'이고, 커패시턴스(C)는 '0.24 pF'이고 그리고 인덕턴스(L)는 '5.46 nH'인 반면에, 본 발명에 따른 콘택(200)이 갖는 저항 값(R')은 '1.43 mΩ'이고, 커패시턴스(C)는 '0.33 pF'이고 그리고 인덕턴스(L)는 '2.65 nH'로 나타난다.
이는, 도 5와 같이, 본 발명에 따른 콘택(200)의 제 1 및 제 2의 전기적 경로들(ABCD, AEFD)에는 전류의 흐름에 따라 자기장이 형성되기 때문이다. 상기 콘택(200)의 제 1의 전기적 경로(ABCD)상에 형성되는 자기장의 방향과 제 2의 전기적 경로(AEFD) 상에 형성되는 자기장의 방향은 서로 대칭적이다. 이로인해, 상기 콘택(200)의 제 1 및 제 2 전기적 경로들(ABCD, AEFD) 상에 발생되는 자기장들이 서로 상쇄됨으로써, 내부의 인덕턴스 특성 값(L')이 'L' 에서 'L1//L2'로 감소되고 그리고 저항 값(R')이 'R'에서 'R1//R2'로 감소되어, 결과적으로 콘택의 길이를 줄인 것과 같은 효과가 나타난다.
도 6을 참조하면, 본 발명에 따른 콘택(200)은 반복적인 테스트에 적합하도록 탄성을 가진다. 예를 들어, 상기 콘택(200)의 점(A)에 DUT(10)의 리드(11)가 접촉된다고 가정하면, 화살표의 방향으로 힘이 가해진다. 이때, 상기 콘택(200)의 점들(A, D)은 DUT(10)의 리드(11)로부터 가해지는 힘(F)에 의해 점들(A', D')로 이동된다. 그리고, DUT(10)의 테스트가 종료되면, 점(A)으로 가해지는 화살표 방향의 힘(F)이 제거되어 콘택(200)의 점들(A', D')은 다시 점들(A, D)로 이동된다. 이는, 상기 콘택(200)이 도전성과 탄성을 모두 갖는 물질(예를 들어, BeCu; Belyllium Copper)로 만들어지기 때문이다.
도 7a 및 도 7b를 참조하면, 도 7a 및 도 7b의 파형들(a, b)은 단일 전기적 경로를 갖는 상기 콘택(200')의 입력 신호의 주파수에 대한 삽입 손실(insertion loss) 및 반사 손실(return loss)을 나타낸다. 이때, 도 7a의 파형(a) 즉, 입력 신호의 삽입 손실이 -1.1dB이고, 도 3b의 파형(b) 즉, 입력 신호의 반사 손실이 -6.6dB인 경우를 기준으로 볼 때, 상기 콘택(200')은 약 1.7 GHz의 주파수를 갖는 전기적 신호를 DUT(10)나 테스트 보드(20)로 전달할 수 있다.
도 8a 및 도 8b를 참조하면, 단일 전기적 경로를 갖는 상기 콘택(200')의 신호 전달 특성과 같이, 파형(c)로 나타나는 삽입 손실이 -1.1dB이고, 파형(d)로 나타나는 반사 손실이 -6.6dB인 경우를 기준으로 볼 때, 본 발명에 따른 콘택(200)은 자기장이 상쇄되는 구조의 제 1 및 제 2의 전기적 경로들(ABCD, AEFD)을 가짐으로써, 약 4 GHz의 주파수를 갖는 전기적 신호를 DUT(10)나 테스트 보드(20)로 전달할 수 있다. 이는, 2중의 전기적 경로 구조를 갖는 본 발명에 따른 콘택(200)이 단일 경로 구조를 갖는 따른 콘택들(20, 200')보다 적어도 2배 이상 높은 주파수를 갖는신호를 전달할 수 있다는 것을 보여준다.
도 9a 및 도 9b를 참조하면, 도 9a는 수직 방향 길이(B-C, E-F)가 '2mm'로 유지되고, 수평 방향 길이(A-B, C-D, A-E, F-D)가 '1mm'에서 '6mm'까지 변화될 때의 기생 인덕턴스 값(L')의 변화를 나타낸다. 그리고, 도 9b는 수평 방향 길이(A-B, C-D, A-E, F-D)가 '4mm'로 유지되고, 수직 방향 길이(B-C, E-F)가 '0.5mm'에서 '3mm'까지 변화될 때의 기생 인덕턴스 값(L')의 변화를 나타낸다. 도 9a 및 도 9b에 도시된 바와 같이, 본 발명에 따른 콘택(200)의 수평 방향의 길이를 줄일 경우, 전체적인 콘택(200)의 길이는 줄어들지만, 기생 성분이 적어지는 효과는 적게 나타난다. 반면에, 수직 방향의 길이를 줄일 경우, 줄어든 길이보다 기생 성분이 적어지는 효과가 크게 나타난다. 이는, 상호 반대 방향의 전류 성분을 갖는 콘택(200)의 구간(A-B:A-E, C-D:F-D)에서 기생 성분을 유도하는 자기장 성분의 감쇄 효과가 크게 나타나기 때문이다.
그리고, 도 10 및 도 11을 참조하면, 본 발명의 제 2 및 제 3 실시예들에 따른 콘택들은 'ㅁ'의 형태뿐만 아니라, 도 10의 다이아몬드 형태 및 도 11의 타원형 형태의 구조를 가진다. 이러한, 도 10 및 도 11의 콘택들(200)의 구조 또한 2중의 전기적 신호 경로들을 갖기 때문에, 도 4에 도시된 콘택(200)과 유사한 자기장 상쇄 효과가 나타나기 때문이다.
상기한 바와 같이, 본 발명에 따른 소켓의 콘택은 전기적 신호를 전달하는 2 개의 전기적 경로의 구조를 가짐으로써, 기생 성분이 최소화되어, 고주파의 신호가 손실 없이 전달된다.
이상에서, 본 발명에 따른 테스트 소켓의 콘택의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어, 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 두 개의 전기적 경로들을 통해 전기적 신호들이 전달되어, 콘택 자체의 전기적 기생 특성이 최소화됨으로써, 고주파의 신호가 손실 없이 전달된다.
Claims (7)
- 반도체 집적 회로의 복수 개의 리드들과 테스트 보드의 복수 개의 패턴들을 연결하는 복수 개의 콘택들을 갖는 전기적 연결 장치에 있어서:상기 각 콘택은,상기 리드에 접속되는 제 1의 접촉점과,상기 패턴에 접속되는 제 2의 접촉점과,상기 제 1 및 제 2의 접촉점들을 연결하는 제 1의 전기적 경로 및,상기 제 1 및 제 2의 접촉점들을 연결하는 제 2의 전기적 경로를 포함하며, 상기 제 1 및 제 2의 전기적 경로들은 원형 모양의 이중 신호 경로를 형성하도록 구성되는 것을 특징으로 하는 전기적 연결 장치.
- 제 1항에 있어서,상기 콘택은,상기 제 1의 접촉점이 위치하는 제 1의 바와,상기 제 2의 접촉점이 위치하는 제 2의 바와,상기 제 1 및 제 2의 바들의 대응되는 일 단들을 연결하는 제 3의 바 및,상기 제 1 및 제 2의 바들의 대응되는 타 단들을 연결하는 제 4의 바를 포함하는 일체형 구조를 갖는 전기적 연결 장치.
- 제 2항에 있어서,상기 제 1 및 제 2의 바들 각각의 길이는 상기 제 3 및 제 4의 바들 각각의 길이보다 긴 것을 특징으로 하는 전기적 연결 장치.
- 제 2항에 있어서,상기 제 1 및 제 2의 접촉점들은 상기 제 1 및 제 2 바들 각각의 중앙에 위치하는 것을 특징으로 하는 전기적 연결 장치.
- 제 4항에 있어서,상기 제 1 및 제 2의 각 바의 중앙으로부터 각 단까지의 길이는 1 밀리미터에서 6 밀리미터인 것을 특징으로 하는 전기적 연결 장치.
- 제 2항에 있어서,상기 제 3 및 제 4의 각 바의 길이는 0.5 밀리미터에서 3 밀리미터인 것을 특징으로 하는 전기적 연결 장치.
- 제 2항에 있어서,상기 콘택은 베릴륨 코퍼(BeCu)의 재질을 갖는 것을 특징으로 하는 전기적 연결 장치.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165059A (ja) * | 1988-12-19 | 1990-06-26 | Mitsubishi Electric Corp | Ｉｃソケット |
| JPH02223874A (ja) * | 1989-02-23 | 1990-09-06 | Nec Corp | 測定用ソケット |
| JPH07260878A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | テストステーション |
| JPH08105935A (ja) * | 1994-10-04 | 1996-04-23 | Matsushita Electron Corp | 半導体集積回路の検査装置 |
| JPH1073634A (ja) * | 1996-08-29 | 1998-03-17 | Nec Kyushu Ltd | Ｉｃソケット及びｉｃソケットを用いたｉｃのテスト方 法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6293964A (ja) * | 1985-10-21 | 1987-04-30 | Dai Ichi Seiko Co Ltd | Ｉｃ検査用ソケツト |
| US4799897A (en) * | 1985-12-30 | 1989-01-24 | Dai-Ichi Seiko Kabushiki Kaisha | IC tester socket |
| JPS6317550A (ja) * | 1986-07-10 | 1988-01-25 | Yamaichi Electric Mfg Co Ltd | Ｉｃ載接形ソケツト |
| US4869674A (en) * | 1988-05-25 | 1989-09-26 | Pfaff Wayne | Cradle for electronic device package |
| US5228861A (en) * | 1992-06-12 | 1993-07-20 | Amp Incorporated | High density electrical connector system |
| JPH0677254U (ja) * | 1993-03-31 | 1994-10-28 | 株式会社エンプラス | Ｉｃソケット |
| US5810609A (en) * | 1995-08-28 | 1998-09-22 | Tessera, Inc. | Socket for engaging bump leads on a microelectronic device and methods therefor |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165059A (ja) * | 1988-12-19 | 1990-06-26 | Mitsubishi Electric Corp | Ｉｃソケット |
| JPH02223874A (ja) * | 1989-02-23 | 1990-09-06 | Nec Corp | 測定用ソケット |
| JPH07260878A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | テストステーション |
| JPH08105935A (ja) * | 1994-10-04 | 1996-04-23 | Matsushita Electron Corp | 半導体集積回路の検査装置 |
| JPH1073634A (ja) * | 1996-08-29 | 1998-03-17 | Nec Kyushu Ltd | Ｉｃソケット及びｉｃソケットを用いたｉｃのテスト方 法 |
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