KR100321721B1 - 강유전체막과전극을이루는이중막을동시에식각하는강유전체캐패시터제조방법 - Google Patents
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Abstract
본 발명은 Pt와 IrO2의 이중막 또는 Pt와 RrO2의 이중막 등과 같이 금속막과 금속산화물로 이루어지는 이중막을 전극으로 사용하며 강유전체 물질로는 SrBi2Ta2O9(SBT), Pb(ZrxTi1-x)O3(PZT)을 사용하는 강유전체 캐패시터 제조 방법에서, 고밀도 플라즈마를 발생시키는 건식식각 장비를 사용하여 강유전체 식각시 800 W 이상의 소오스 파워와 200 W 이상의 바이어스 파워를 인가하는 등 상대적으로 높은 전력을 인가하고, 챔버 압력을 3 mTorr 이하로 낮게 설정하여 SBT막을 식각하고, Pt와 IrO2또는 Pt와 RrO2등과 같이 금속막과 금속산화물로 이루어지는 이중막을 식각하여 전극을 형성할 경우에는 각 막의 특성에 맞게 500 W 내지 700 W의 소오스 파워와 100 W 내지 300 W의 바이어스 파워를 인가하고, 3 mTorr 내지 5mTorr 압력에서 5sccm 내지 50 sccm의 Cl2가스, 5sccm 내지 20 sccm의 Ar 가스를 이용하여 식각을 진행하는데 그 특징이 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 비휘발성 기억 소자의 강유전체 캐패시터 제조 방법에 관한 것이다.
FeRAM(ferroelectric random access memory) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다. FeRAM의 유전물질로는 SrBi2Ta2O9(이하 SBT), SrxBi2-y(TaiNbj)2O9-Z(이하 SBTN), Pb(ZrxTi1-x)O3(이하 PZT) 박막이 주로 사용되는데, 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
한편, FeRAM의 캐패시터는 하부전극, 강유전체 및 상부전극으로 이루어지는데, 강유전체로서 SrBi2Ta2O9을 형성할 경우, 상, 하부 전극은 주로 금속인 Pt 또는 Ir으로 형성하거나 전도성 금속-산소화합물(이하 금속산화물이라 함)인 IrO2또는 RuO2를 사용한다. 그러나, Pt 또는 Ir으로 하부전극을 형성할 경우 그 하부층과 하부전극의 접착력이 취약하고, 산소화합물로 하부전극을 형성할 경우 전극의 누설전류 특성이 저하되는 문제점이 있다.
이에 따라, 최근에는 이러한 문제를 상호보완하기 위하여 금속전극과 금속산화물을 적층한 혼합 전극(hybrid electrode)이 제시되었는데, 이 경우는 전극의 층이 늘어나기 때문에 강유전체층과 하부전극(또는 상부전극) 세층을 동시에 건식식각하는 방법이 제시되어야 한다. 즉, Pt와 IrO2의 이중막 또는 Pt와 RuO2의 이중막 등과 같이 금속막과 금속산화물로 이루어지는 이중막을 전극으로 사용하며 강유전체 물질로는 SrBi2Ta2O9(SBT), Pb(ZrxTi1-x)O3(PZT)를 사용하는 강유전체 캐패시터 제조 방법에서, 하나의 마스크를 이용하여 이중막으로 이루어지는 전극과 강유전체막 세층을 동시에 식각하기 위해서는 식각마스크인 포토레지스트 패턴에 대한 세층의 식각 선택비를 고려해야 하며, 각 층을 효과적으로 식각할 수 있는 조건을 확립하여야 한다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 Pt와 IrO2의 이중막 또는 Pt와 RuO2의 이중막 등과 같이 금속막과 금속산화물로 이루어지는 이중막을 전극으로 사용하며 강유전체 물질로는 SrBi2Ta2O9(SBT), Pb(ZrxTi1-x)O3(PZT)를 사용하는 강유전체 캐패시터 제조 방법에서, 식각마스크인 포토레지스트 패턴에 대한 세층의 식각 선택비를 증가시킬 수 있으며 하나의 마스크를 이용하여 이중막으로 이루어지는 전극과 강유전체막 세층을 동시에 식각하는 강유전체 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1 내지 도4는 본 발명의 일실시예에 따른 강유전체 캐패시터 제조 공정 단면도.
도 5a 및 도 5b는 발명의 일실시예에 따라 하부전극 패턴 형성을 위한 식각 공정 후의 캐패시터 구조를 보이는 SEM(scanning electron microscope) 사진.
* 도면의 주요부분에 대한 도면부호의 설명
1 : 반도체 기판 2 : 층간절연막
3 : IrO24, 6 : Pt막
5 : SBT막 PR1,PR2 : 포토레지스트 패턴
상기와 같은 목적을 달성하기 위한 본 발명은 하부전극을 이룰 금속막 및 금속산화물로 이루어지는 이중막. 강유전체막 및 상부전극을 이룰 전도막을 형성하는 제1 단계; 상기 전도막을 선택적으로 식각해서 상부전극을 형성하는 제2 단계; 상기 상부전극 및 상기 강유전체막 상에 하부전극을 정의하는 포토레지스트 패턴을 형성하는 제3 단계; 상기 포토레지스트 패턴을 식각마스크로 이용하여, 고밀도 플라즈마(high density plasma)를 발생시키는 건식식각 장비에서 800 W 보다 작지 않은 소오스 파워(source power), 200 W 보다 작지 않은 바이어스 파워(bias power)를 인가하고, 3 mTorr 보다 크지 않은 챔버(chamber) 압력조건에서 40 sccm 보다 작지 않은 Ar 가스와 3 sccm 보다 많지 않은 Cl2가스를 이용하여 상기 강유전체막을 식각하는 제4 단계; 및 상기 포토레지스트 패턴을 식각마스크로 이용하여, 상기 제3 단계와 동일 챔버에서 500 W 내지 700 W의 소오스 파워, 100 W 내지 300 W의 바이어스 파워를 인가하고, 3 mTorr 내지 5 mTorr 압력에서 5 sccm 내지 50 sccm의 Cl2가스, 5 sccm 내지 20 sccm의 Ar 가스를 이용하여 상기 금속막 및 금속산화물을 식각하는 제 5 단계를 포함하는 캐패시터 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 금속막 및 금속산화물로 이루어지는 이중막을 전극으로 사용하며 유전막으로 강유전체막을 형성하는 캐패시터 제조 방법에 있어서, 상기 앙유전체막을 고밀도 플라즈마(high density plasma)를 발생시키는 건식식각 장비를 사용하여 800 W 보다 작지 않은 소오스 파워(source power), 200 W 보다 작지 않은 바이어스 파워 (bias power)를 인가하고, 3 mTorr 보다 크지 않은 챔버(chamber) 압력조건에서 40 sccm 보다 작지 않은 Ar 가스와 3 sccm 보다 많지 않은 Cl2가스를 이용하여 식각하고, 상기 금속막과 금속산화물로 이루어지는 이중막을 500 W 내지 700 W의 소오스 파워, 100 W 내지 300 W의 바이어스 파워를 인가하고, 3 mTorr 내지 5 mTorr 압력에서 5 sccm 내지 50 sccm의 Cl2가스, 5 sccm 내지 20 sccm의 Ar 가스를 이용하여 식각하되, 상기 강유전체막 및 상기 이중막을 동일한 식각마스크로 식각하는 것을 특징으로 하는 캐패시터 제조 방법을 제공한다.
이하, 첨부된 도면 도1 내지 도4를 참조하여 본 발명의 일실시예에 따른 강유전체 캐패시터 제조 방법을 상세히 설명한다.
먼저, 도1에 도시한 바와 같이 하부층 형성이 완료된 반도체 기판(1) 상에 층간절연막(2)을 형성하고, 층간절연막(2)상에 하부전극을 이룰 IrO2막(3) 및 제1 Pt막(4), SBT막(5), 상부전극을 이룰 제2 Pt막(6)을 형성한 다음, 제 Pt막(6)상에 제 1 포토레지스트 패턴(PR1)을 형성한다.
도 2에 도시된 바와 같이, 제1 포토레지스트패턴(PR1)을 식각마스크로 하여 제2 Pt막(6)을 선택적으로 식각해서 제2 Pt막(6)으로 이루어지는 상부전극을 형성한다.
다음으로, 도3에 도시한 바와 같이 제1 포토레지스트 패턴(PR1)을 제거하고, 제2 Pt막(6) 및 SBT막(5) 상에 하부전극을 정의하는 제2 포토레지스트 패턴(PR2)을 형성한다.
다음으로, 도4에 도시한 바와 같이 제2 포토레지스트 패턴(PR2)을 식각마스크로 이용하여 SBT막(5)을 식각한다.
이때, 고밀도 플라즈마(high density plasma)를 발생시키는 건식식각 장비를 사용하여 강유전체 식각시 800 W 이상의 소오스 파워(source power)와 200 W 이상의 바이어스 파워(bias power)를 인가하는 등 상대적으로 높은 전력을 인가하고, 챔버(chamber) 압력을 3 mTorr 이하로 낮게 설정하여 SBT막(5)을 식각한다.
이와 같이 조건에서 Ar 가스와 Cl2가스의 비를 적절히 조절하여 제2 포토레지스트 패턴(PR2)에 대한 SBT(5) 강유전체막의 식각 선택비를 증가시킬 수 있다. 본 발명의 일실시예에서는 40 sccm 이상의 Ar 가스와 3sccm 이하의 Cl2가스를 이용하여 SBT(5)를 식각한다.
SrBi2Ta2O9(SBT) 식각시 Ar 가스는 다른 가스에 비하여 무겁기 때문에 플라즈마 상태에서 무거운 Ar 이온이 식각 대상인 SBT막을 스퍼터링(sputtering)하여 SBT를 구성하는 물질과 반응없이 박막의 결합력을 약화시키고, 이와 같이 결합력이 약화된 박막을 반응성 가스인 Cl2를 사용하여 식각한다. 이때, 반응식은 다음의 화학식1, 화학식2 및 화학식 3과 같다.
이어서, 제2 포토레지스트 패턴(PR2)을 식각마스크로 이용하여 제1 Pt막(4) 및 IrO2막(3)을 식각한다.
이때, 500 W 내지 700 W의 소오스 파워와 100 W 내지 300 W의 바이어스 파워를 인가하고, 3 mTorr 내지 5 mTorr 압력에서 5 sccm 내지 50 sccm의 Cl2가스, 5sccm 내지 20 sccm의 Ar 가스를 이용하여 식각을 진행한다.
제1 Pt막(4) 및 IrO2막(3)의 이중막 식각시 Ar 가스와 Cl2가스의 역할은 SBT막(5) 식각의 경우와 동일하며, 이때, 반응식은 Pt와 IrO2의 이중막 경우는 다음의 화학식4 및 화학식5와 같다.
제1 Pt막(4) 및 IrO2막(3) 이중막 식각시, 과도식각(over etch) 비율은 30% 내지 40 %가 되도록 하며, 챔버의 온도가 70℃ 내지 80℃가 되도록 하여 식각 부산물(etch by-product)의 휘발성(volatility)을 높여 원활하게 배출되도록 한다.
도 5a 및 도 5b는 전술한 본 발명의 일실시예에 따라 하부전극 패턴 형성을 위한 식각 공정 후의 캐패시터 구조를 보이는 SEM(scanning electron microscope) 사진으로서, 도5a는 단면을 관찰한 것을 보이고 도5b는 기판을 약간 기울여 관찰한 것을 보이고 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 금속막과 금속산화물로 이루어지는 이중막을 전극으로 사용하는 강유전체 캐패시터 제조 방법에서, 하나의 마스크를 이용하여 이중막으로 이루어지는 전극과 강유전체막 세층을 동시에 식각함으로써 공정을 단순화시킬 수 있다.
Claims (8)
- 캐패시터 제조 방법에 있어서,하부전극을 이룰 금속막 및 금속산화물로 이루어지는 이중막. 강유전체막 및 상부전극을 이룰 전도막을 형성하는 제 1 단계;상기 전도막을 선택적으로 식각해서 상부전극을 형성하는 제 2 단계;상기 상부전극 및 상기 강유전체막 상에 하부전극을 정의하는 포토레지스트 패턴을 형성하는 제3 단계;상기 포토레지스트 패턴을 식각마스크로 이용하여, 고밀도 플라즈마(high density plasma)를 발생시키는 건식식각 장비에서 800W 보다 작지 않은 소오스 파워(source power), 200W 보다 작지 않은 바이어스 파워(bias power)를 인가하고, 3 mTorr 보다 크지 않은 챔버(chamber) 압력조건에서 40sccm 보다 작지 않은 Ar 가스와 3 sccm 보다 많지 않은 Cl2가스를 이용하여 상기 강유전체막을 식각하는 제 4 단계; 및상기 포토레지스트 패턴을 식각마스크로 이용하여, 상기 제3 단계와 동일 챔버에서 500 W 내지 700 W의 소오스 파워, 100 W 내지 300 W의 바이어스 파워를 인가하고, 3 mTorr 내지 5 mTorr 압력에서 5 sccm 내지 50 sccm의 Cl2가스, 5 sccm 내지 20 sccm의 Ar 가스를 이용하여 상기 금속막 및 금속산화물을 식각하는 제5 단계;를 포함하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 이중막은,Pt와 IrO2또는 Pt와 RuO2인 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 강유전체막은,SrBi2Ta2O9로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 제5 단계는,상기 챔버의 온도가 70℃ 내지 80℃인 조건에서 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
- 금속막 및 금속산화물로 이루어지는 이중막을 전극으로 사용하며 유전막으로 강유전체막을 형성하는 캐패시터 제조 방법에 있어서,상기 강유전체막을,고밀도 플라즈마(high density plasma)를 발생시키는 건식식각 장비를 사용하여 800W 보다 작지 않은 소오스 파워(source power), 200 W 보다 작지 않은 바이어스 파워(bias power)를 인가하고, 3 mTorr 보다 크지 않은 챔버(chamber) 압력 조건에서 40 sccm 보다 작지 않은 Ar 가스와 3 sccm 보다 많지 않은 Cl2가스를 이용하여 식각하고,상기 금속막과 금속산화물로 이루어지는 이중막을,500 W 내지 700 W의 소오스 파워, 100 W 내지 300 W의 바이어스 파워를 인가하고, 3 mTorr 내지 5 mTorr 압력에서 5 sccm 내지 50 sccm의 Cl2가스, 5 sccm 내지 20 sccm의 Ar 가스를 이용하여 식각하되,상기 강유전체막 및 상기 이중막을 동일한 식각마스크로 식각하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 5 항에 있어서,상기 이중막은,Pt와 IrO2또는 Pt와 RuO2인 것을 특징으로 하는 캐패시터 제조 방법.
- 제 5 항 또는 제 6 항에 있어서,상기 강유전체막은,SrBi2Ta2O9로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 7 항에 있어서,상기 이중막을 상기 챔버의 온도가 70℃ 내지 80℃인 조건에서 식각하는 것을 특징으로 하는 캐패시터 제조 방법.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100461506B1 (ko) * | 2002-03-09 | 2004-12-14 | 한국전자통신연구원 | 박막 식각 방법 및 이를 이용한 반도체 소자의 트랜지스터및 캐패시터 제조 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08306871A (ja) * | 1995-04-28 | 1996-11-22 | Sony Corp | 誘電体キャパシタの製造方法 |
JPH0951079A (ja) * | 1995-08-08 | 1997-02-18 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
KR970053815A (ko) * | 1995-12-15 | 1997-07-31 | 김광호 | 반도체 장치의 강유전성 커패시터 및 그 제조 방법 |
JPH09266200A (ja) * | 1996-01-26 | 1997-10-07 | Matsushita Electron Corp | 半導体装置の製造方法 |
KR19980037656A (ko) * | 1996-11-22 | 1998-08-05 | 문정환 | 반도체 소자의 구조 및 제조방법 |
-
1998
- 1998-12-30 KR KR1019980061100A patent/KR100321721B1/ko not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08306871A (ja) * | 1995-04-28 | 1996-11-22 | Sony Corp | 誘電体キャパシタの製造方法 |
JPH0951079A (ja) * | 1995-08-08 | 1997-02-18 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
KR970053815A (ko) * | 1995-12-15 | 1997-07-31 | 김광호 | 반도체 장치의 강유전성 커패시터 및 그 제조 방법 |
JPH09266200A (ja) * | 1996-01-26 | 1997-10-07 | Matsushita Electron Corp | 半導体装置の製造方法 |
KR19980037656A (ko) * | 1996-11-22 | 1998-08-05 | 문정환 | 반도체 소자의 구조 및 제조방법 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100461506B1 (ko) * | 2002-03-09 | 2004-12-14 | 한국전자통신연구원 | 박막 식각 방법 및 이를 이용한 반도체 소자의 트랜지스터및 캐패시터 제조 방법 |
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KR20000044601A (ko) | 2000-07-15 |
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