KR100320442B1 - Method for layout of semiconductor interconnection - Google Patents
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Abstract
본 발명은 배선의 첨예한 굴곡부위에 집중되는 하이드로스테이틱 스트레스를 완화하여 배선의 수명을 향상시킬 수 있는 반도체 배선의 레이아웃 방법을 제공하기 위한 것으로, 본 발명 반도체 배선의 레이아웃 방법은 반도체 소자의 배선 레이아웃에 있어서, 배선이 수직하게 만나는 부위에 상기 주배선에 연장되도록 어느 한 방향으로 연장배선을 형성하는 것을 특징으로 한다.The present invention is to provide a layout method of a semiconductor wiring that can improve the life of the wiring by relieving hydrostatic stress concentrated in the sharp bent portion of the wiring, the layout method of the semiconductor wiring of the present invention is a semiconductor device wiring In the layout, an extension wiring is formed in one direction so as to extend to the main wiring at a portion where the wiring meets vertically.
Description
본 발명은 반도체 배선 방법에 관한 것으로, 특히 배선의 신뢰성을 향상시킬 수 있는 반도체 배선의 레이아웃 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor wiring method, and more particularly, to a layout method of a semiconductor wiring capable of improving wiring reliability.
이하, 종래 기술에 따른 반도체 배선의 레이아웃 방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a layout method of a semiconductor wiring according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 1b는 레이아웃시 배선의 형태를 나타내며, 도 2a 내지 2b는 공정이 완성된 후의 배선의 형태를 나타낸다.1A to 1B show the form of wiring in the layout, and FIGS. 2A to 2B show the form of wiring after the process is completed.
도 1a에서 도 2a로 되는 과정, 그리고 도 1b에서 도 2b로 되는 과정으로부터 알 수 있는 것은 최초 레이아웃시 주배선(11)의 첨예한 굴곡부('A')가 공정이 완료된 후에는 라운드(round)형태를 갖는 것을 알 수 있다.It can be seen from the process of FIG. 1A to FIG. 2A and the process of FIG. 1B to FIG. 2B that the sharp bent portion 'A' of the main wiring 11 in the initial layout is rounded after the process is completed. It can be seen that it has a form.
즉, 배선이 꺽어지는 부분을 단순히 수직한 형태로 처리하였으나, 패턴이 형성된 후에는 첨예하게 꺽어지는 부분이 완만하게 형성된다.That is, the portion where the wiring is bent is simply processed in a vertical form, but after the pattern is formed, the sharply bent portion is formed smoothly.
통상, 배선과 주변 절연막간의 열팽창 계수 차이에 기인한 탄성 스트레스는 배선 계면을 따라 균일하게 분포하지만, 배선이 도 1a 또는 1b와 같은 구조를 가질 경우 첨예한 부근에서 매우 큰 하이드로스테이틱 스트레스(hydrost- stress)가 집중된다.Usually, the elastic stress due to the difference in thermal expansion coefficient between the wiring and the peripheral insulating film is uniformly distributed along the wiring interface. However, when the wiring has a structure as shown in Fig. 1A or 1B, a very large hydrostatic stress in the vicinity of the sharp edge stress is concentrated.
하이드로스테이틱 스트레스는 부피 팽창을 초래하므로 첨예한 부근에서는 보이드(void)가 쉽게 발생하게 된다.Hydrostatic stresses lead to volumetric expansion, so that voids easily occur in sharp vicinity.
이때, 첨예하게 형성된 굴곡부위의 곡률 반경을 크게하여도 하이드로스테이틱 스트레스 수준은 크게 감소하지 않는 것으로 보고되었다(참고문헌 : Thermal Stress in L and T shaped Metal Interconnects: A Three Dimensional Analysis Y.-L.Shen, Proceeding of IRPS(1999)p.283-290)In this case, even if the radius of curvature of the sharply formed bent portion is increased, it is reported that the hydrostatic stress level does not decrease significantly (Reference: Thermal Stress in L and T shaped Metal interconnects: A Three Dimensional Analysis Y.-L. Shen, Proceeding of IRPS (1999) p. 283-290)
이와 같은 종래 반도체 배선의 레이아웃 방법은 다음과 같은 문제점이 있었다.This conventional layout method of semiconductor wiring has the following problems.
배선의 레이아웃 처리시 열팽창 계수 차이에 기인한 하이드로스테이틱 스트레스가 첨예한 굴곡부위에 집중되어(약1.5배) 보이드(void)의 발생원인으로 작용한다.Hydrostatic stress caused by difference in thermal expansion coefficient in the layout processing of the wiring is concentrated in the sharp bent portion (about 1.5 times) and acts as a cause of voids.
즉, 고온에서 장시간 방치되면 보이드가 성장하여 단락을 유발한다.That is, when left at high temperature for a long time, the voids grow and cause a short circuit.
만일, 전류가 인가되면 일레그로마이그레이션(Electromigration)에 의한 보이드 성장 및 단락(이하, EM failure)이 발생한다.If a current is applied, void growth and short circuit (hereinafter referred to as EM failure) may occur due to electromigration.
따라서, 종래와 같은 레이아웃 방법을 이용할 경우 배선의 수명을 향상시키는데 한계가 있다.Therefore, when using the conventional layout method, there is a limit to improving the life of the wiring.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 배선의 첨예한 굴곡부위의 집중되는 하이드로스테이틱 스트레스를 완화하여 배선의 수명을 향상시킬 수 있는 반도체 배선의 레이아웃 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the prior art, to provide a layout method of a semiconductor wiring that can improve the life of the wiring by relieving the concentrated hydrostatic stress of the sharp bent portion of the wiring. The purpose is.
도 1a 내지 1b는 종래 기술에 따른 레이아웃시 배선의 형태Figures 1a to 1b is a form of wiring in the layout according to the prior art
도 2a 내지 2b는 종래 기술에 따른 공정완료 후의 배선의 형태2a to 2b is a form of wiring after the completion of the process according to the prior art
도 3a 내지 3c는 본 발명에 따른 레이아웃시 배선의 형태Figures 3a to 3c is a form of wiring in a layout according to the present invention
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
11 : 주배선 12 : 연장배선11: main wiring 12: extension wiring
상기의 목적을 달성하기 위한 본 발명 반도체 배선의 레이아웃 방법은 반도체 소자의 배선 레이아웃에 있어서, 배선이 수직하게 만나는 부위에 상기 주배선에 연장되도록 어느 한 방향으로 연장배선을 형성하는 것을 특징으로 한다.The layout method of the semiconductor wiring of the present invention for achieving the above object is characterized in that in the wiring layout of the semiconductor element, extending wiring in one direction so as to extend to the main wiring at a portion where the wiring meets vertically.
여기서, 상기 연장배선은 상기 주배선의 방향을 따라 어느 한 방향으로 형성하여 상기 수직하게 만나는 부위에서 상기 주배선과 함께 T자 형상을 갖도록 형성한다.In this case, the extension wiring is formed in one direction along the direction of the main wiring so as to have a T-shape together with the main wiring at the vertically meeting portion.
이하, 본 발명 반도체 배선의 레이아웃 방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a layout method of a semiconductor wiring of the present invention will be described with reference to the accompanying drawings.
도 3a 내지 3c는 본 발명 반도체 배선의 레이아웃 방법을 이용한 배선의 레이아웃도이다.3A to 3C are layout diagrams of wirings using the layout method of the semiconductor wiring of the present invention.
도 3a 내지 3c에 도시한 바와 같이, 본 발명에 따른 배선의 레이아웃 방법은 주배선(11)의 첨예한 굴곡부분에 어느 한 방향으로 연장되는 연장배선(12)갖는 것을 특징으로 한다.As shown in Figs. 3A to 3C, the layout method of the wiring according to the present invention is characterized by having an extension wiring 12 extending in one direction on the sharp bent portion of the main wiring 11.
즉, 본 발명에 따른 배선의 레이아웃 방법은 하이드로스테이틱 스트레스(hydrostatic stress)를 제거하기 위해 첨예한 굴곡 부분이 생기지 않도록 하였다.That is, the layout method of the wiring according to the present invention prevents sharp bends from occurring in order to eliminate hydrostatic stress.
따라서, 수직으로 만나는 배선의 구조를 도 3a 내지 3b와 같이 T자형상으로 변경하였다.Therefore, the structure of the wirings that meet vertically was changed into a T shape as shown in Figs. 3A to 3B.
전술한 바와 같이, 하이드로스테이틱 스트레스는 첨예한 굴곡 부위에 집중되기 때문에 본 발명과 같이 배선을 레이아웃함에 있어서, 첨예한 굴곡 부분이 생기지 않도록 함으로써, 하이드로스테이틱 스트레스가 집중되지 않도록 하였다.As described above, the hydrostatic stress is concentrated in the sharp bent portion, so that the sharp bent portion is not generated in laying out the wiring as in the present invention, so that the hydrostatic stress is not concentrated.
또한, 도 3c와 같이, 주배선이 U자형상을 갖는 경우에도 주배선(11)수직하게 만나는 부위에 어느 한 방향으로 연장배선(12)형성함으로써, 배선에 첨예한 굴곡 부분이 생기지 않도록 하였다.In addition, as shown in FIG. 3C, even when the main wiring has a U-shape, the extension wiring 12 is formed in one direction at a portion where the main wiring 11 meets vertically, so that sharp bent portions are not generated in the wiring.
이상 상술한 바와 같이, 본 발명 반도체 배선의 레이아웃 방법은 다음과 같은 효과가 있다.As described above, the layout method of the semiconductor wiring of the present invention has the following effects.
배선에 첨예한 굴곡부가 생기지 않도록 하여 하이드로스테이틱 스트레스를 제거함으로써, 스트레스에 의한 보이드 발생을 방지하여 배선의 단락을 방지할 수 있다.By eliminating hydrostatic stress by preventing sharp bends in the wiring, voids caused by stress can be prevented to prevent short circuit of the wiring.
또한, 일렉트로마이그레이션에 의한 EM fail이 발생되는 시간을 최대한 연장시켜 배선의 수명을 개선시킬 수 있다.In addition, it is possible to improve the life of the wiring by extending the time that the EM fail occurs by the electro migration as much as possible.
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| KR20010077135A KR20010077135A (en) | 2001-08-17 |
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2000
- 2000-01-31 KR KR1020000004719A patent/KR100320442B1/en not_active IP Right Cessation
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