KR100483201B1 - Method of forming a metal wiring in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 듀얼 다마신 패턴을 형성하는 과정에서 소자가 동작하면서 전류의 흐름에 의하여 보이드가 발생되는 영역에 하부 금속 배선과 연결되지 않는 더미 비아홀을 추가로 형성한 후 금속 배선을 형성하는 과정에서 더미 비아홀에 PIS(Passive Interconnect Segment)로 희생 플러그를 하여 전류의 흐름에 의해 보이드 발생 시 금속 원자가 보충되도록 함으로써, 보이드가 발생되는 것을 억제하여 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 개시된다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and further comprising a dummy via hole not connected to the lower metal wiring in a region where voids are generated by the flow of current while the device is operating in the process of forming a dual damascene pattern. After forming, the sacrificial plug is inserted into the dummy via hole with a passive interconnect segment (PIS) in the process of forming a metal wiring, so that metal atoms are replenished when voids are generated by the flow of current, thereby suppressing the generation of voids, thereby reducing the reliability and electrical performance of the device. Disclosed is a metal wiring forming method of a semiconductor device capable of improving characteristics.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 금속 배선을 형성한 후 소자가 동작하는 과정에서 전자의 이동(Electro migration)이나 금속 배선 내부 자체의 스트레스에 의해 보이드가 형성되는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, and in particular, to prevent voids from being formed due to electron migration or stress inside the metal wirings during the operation of the device after the metal wirings are formed. It relates to a method for manufacturing a semiconductor device that can be.
반도체 소자에 사용되는 배선에 전류가 흐르면 전자의 이동 방향에 따라 EM(Electro Migration) 현상에 의하여 보이드(Void)가 형성되거나, 배선 내의 위치에 따라 스트레스의 차이가 존재하여 보이드가 형성될 수 있다. 이렇게 보이드가 형성되면, 배선의 저항이 증가되고 신뢰성이 저하된다. When a current flows through a wiring used in a semiconductor device, a void may be formed by an EM (Electro Migration) phenomenon according to the movement direction of electrons, or a void may be formed due to a difference in stress depending on a position in the wiring. If voids are formed in this way, the resistance of the wiring increases and the reliability decreases.
특히, 듀얼 다마신(Dual Damascene) 구조를 적용하는 금속 배선의 경우에는, 비아 플러그와 후속 배선이 연결되어 있기 때문에 전기적 저항은 감소하는 반면, 금속 원자의 흐름을 막아주는 계면이 존재하지 않음으로 인하여 보이드의 형성은 배선의 신뢰성에 더욱 치명적일 수 있다. In particular, in the case of a metal wiring employing a dual damascene structure, since the via plug and the subsequent wiring are connected, the electrical resistance is reduced while the interface preventing the flow of metal atoms does not exist. The formation of voids can be more lethal for the reliability of the wiring.
이를 방지하기 위하여, 듀얼 다마신 구조에 PIS(Passive Interconnect Segment)를 형성함으로써 배선 신뢰성을 향상시킨다. 배선에 PIS를 추가하면 PIS 위치에 따라 스트레스 차이가 발생하는 속도를 감소시킬 수 있으며, 이에 따라 배선의 수명을 증가시킬 수 있다. 하지만, 이러한 PIS는 배선과 동일한 층에 형성되기 때문에, PIS가 추가로 형성됨에 따라 배선이 차지하는 면적이 넓어질 수 있다. To prevent this, the wiring reliability is improved by forming a passive interconnect segment (PIS) in the dual damascene structure. Adding a PIS to the wiring can reduce the rate at which stress differences occur depending on the location of the PIS, thereby increasing the life of the wiring. However, since the PIS is formed on the same layer as the wiring, the area occupied by the wiring can be widened as the PIS is additionally formed.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 듀얼 다마신 패턴을 형성하는 과정에서 소자가 동작하면서 전류의 흐름에 의하여 보이드가 발생되는 영역에 하부 금속 배선과 연결되지 않는 더미 비아홀을 추가로 형성한 후 금속 배선을 형성하는 과정에서 더미 비아홀에 PIS(Passive Interconnect Segment)로 희생 비아 플러그를 하여 전류의 흐름에 의해 보이드 발생 시 금속 원자가 보충되도록 함으로써, 배선의 면적이 증가하는 것을 방지하면서 보이드가 발생되는 것을 억제하여 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다. Therefore, in order to solve the above problem, the present invention additionally forms dummy via holes that are not connected to the lower metal wiring in the region where the void is generated by the flow of current while the device is operating in the process of forming the dual damascene pattern. In the process of forming the metal wiring, a sacrificial via plug is inserted into the dummy via hole using a passive interconnect segment (PIS) to allow metal atoms to be replenished when a void occurs due to the flow of current, thereby preventing voids from being formed while increasing the area of the wiring. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a metal wiring of a semiconductor device, which can be suppressed to improve the reliability and electrical characteristics of the device.
본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 하부 금속 배선을 포함한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계와, 층간 절연막에 하부 금속 배선의 소정 영역이 노출되는 비아홀을 형성하면서, 소자 동작 시 전류의 흐름에 의하여 보이드가 발생되는 영역 또는 그 주변에 하부 금속 배선을 노출시키지 않는 더미 비아홀을 형성하는 단계와, 층간 절연막에 비아홀 및 더미 비아홀이 연결되는 트렌치를 형성하여 듀얼 다마신 패턴을 형성하는 단계 및 듀얼 다마신 패턴을 금속 물질로 매립하여 비아 플러그, 희생 비아 플러그 및 상부 금속 배선을 형성하는 단계를 포함한다. In the method of forming a metal wiring of a semiconductor device according to an embodiment of the present invention, forming an interlayer insulating film on a semiconductor substrate formed with a number of elements including a lower metal wiring; Forming dummy via holes that do not expose the lower metal wires in or around the voids caused by the flow of current during operation of the device; and forming trenches in which the via holes and the dummy via holes are connected to the interlayer insulating layer. Forming a damascene pattern and embedding the dual damascene pattern with a metal material to form a via plug, a sacrificial via plug, and an upper metal wiring.
상기에서, 더미 비아홀은 트렌치의 중앙에 위치하면서 상부 금속 배선 끝부분과의 간격이 0 내지 100um가 되는 지점에 0.1 내지 0.4um의 크기로 형성될 수 있다. In the above, the dummy via hole may be formed at a size of 0.1 to 0.4 um at a point where the distance to the end of the upper metal wiring line is located at the center of the trench and becomes 0 to 100 um.
한편, 더미 비아홀에 형성되는 희생 비아 플러그는 0.1 내지 0.5um의 폭으로 형성된 금속 배선을 통해 상부 금속 배선과 연결될 수 있으며, 금속 배선의 길이는 100um 이하가 되도록 한다.Meanwhile, the sacrificial via plug formed in the dummy via hole may be connected to the upper metal wire through the metal wire formed to have a width of 0.1 to 0.5 μm, and the length of the metal wire may be 100 μm or less.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, like reference numerals refer to like elements.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 레이 아웃도이다. 1 is a layout view of a device for explaining a method of forming metal wirings of a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 트랜지스터나 플래시 메모리 셀과 같은 반도체 소자(도시되지 않음)를 형성하고 전체 상부에 층간 절연막(도시되지 않음)을 형성한 후 층간 절연막에 트렌치와 콘택홀로 이루어진 듀얼 다마신 패턴을 형성한다. 이어서, 듀얼 다마신 패턴에 금속 배선(도시되지 않음; 이하 하부 배선) 및 콘택 플러그(도시되지 않음)를 형성한 후, 전체 상부에 층간 절연막(101)을 다시 형성한다. Referring to FIG. 1, a semiconductor device (not shown) such as a transistor or a flash memory cell is formed, an interlayer insulating film (not shown) is formed over the entire surface, and a dual damascene pattern including trenches and contact holes is formed in the interlayer insulating film. Form. Subsequently, after forming metal wirings (not shown; lower wirings) and contact plugs (not shown) on the dual damascene pattern, the interlayer insulating film 101 is again formed on the entire upper portion.
이렇게, 반도체 소자를 형성하기 위한 여러 요소가 형성되고 그 상부에는 층간 절연막(101)이 형성된 상태에서, 층간 절연막(101)에 하부 전극을 노출시키는 비아홀(102)과 트렌치(103)로 이루어진 듀얼 다마신 패턴을 형성한다. 듀얼 다마신 패턴은 비아홀(102)을 먼저 형성한 후 트렌치(103)를 형성하여 형성할 수 있으며, 트렌치(103)를 먼저 형성한 후 비아홀(102)을 형성하여 형성할 수도 있다. 본 발명에서는 전자의 방법으로 듀얼 다마신 패턴을 형성하는 방법을 설명하기로 한다. In this manner, a plurality of elements including a via hole 102 and a trench 103 exposing the lower electrode to the interlayer insulating film 101 in a state where various elements for forming a semiconductor device are formed and an interlayer insulating film 101 is formed thereon. Form a drank pattern. The dual damascene pattern may be formed by first forming the via hole 102 and then forming the trench 103. Alternatively, the dual damascene pattern may be formed by first forming the trench 103 and then forming the via hole 102. In the present invention, a method of forming a dual damascene pattern by the former method will be described.
층간 절연막(101)이 형성되면 하부 금속 배선의 소정 영역이 노출되도록 층간 절연막을 식각하여 비아홀(102)을 먼저 형성한 후 금속 배선이 형성될 영역에 트렌치(103)를 형성하는데, 이때 트렌치가 형성될 영역이면서 소자 동작 시 전류의 흐름에 의하여 보이드가 발생되는 영역에는 하부 금속 배선과 연결되지 않는 더미 비아홀(102a)을 추가로 형성한다. 이후, 트렌치(103)와 비아홀(102) 및 더미 비아홀(102a)을 금속 물질로 매립하여 트렌치(103)에는 상부 금속 배선(105)을 형성하고, 비아홀(102)에는 비아 플러그(104)를 형성하며, 더미 비아홀(102a)에는 희생 비아 플러그(104a)를 형성한다. 이때, 상부 금속 배선(105)은 알루미늄, 구리 또는 텅스텐 등으로 형성할 수 있다. When the interlayer insulating layer 101 is formed, the via insulating layer is first formed by etching the interlayer insulating layer to expose a predetermined region of the lower metal wiring, and then the trench 103 is formed in the region where the metal wiring is to be formed. A dummy via hole 102a which is not to be connected to the lower metal wire is further formed in a region to be formed and a region where voids are generated by the flow of current during operation of the device. Thereafter, the trench 103, the via hole 102, and the dummy via hole 102a are filled with a metal material to form the upper metal wiring 105 in the trench 103, and the via plug 104 is formed in the via hole 102. The sacrificial via plug 104a is formed in the dummy via hole 102a. In this case, the upper metal wiring 105 may be formed of aluminum, copper, tungsten, or the like.
상기에서, 금속 이온의 EM 현상이나 내부 스트레스에 의해 보이드가 발생되는 영역은 실험을 통해 예측할 수 있다. 즉, EM(Electro Migration), SM(Stress Migration) 또는 TC(Thermal Cycle)과 같은 배선 신뢰성 평가를 선진행하여 배선 수명의 결과에 따라 희생 비아 플러그(104a)의 사이즈(A)나 상부 금속 배선(105)의 끝부분에 해당되는 트렌치(103)의 끝부분으로부터의 간격(B)을 결정할 수 있다. 바람직하게는, 트렌치(103)의 중앙에 위치하면서 상부 금속 배선(105) 끝부분과의 간격(B)이 0 내지 100um가 되는 지점에 더미 비아 플러그(104a)를 0.1 내지 0.4um의 사이즈(A)로 형성할 수 있다. In the above, the area where the void is generated by the EM phenomenon or internal stress of the metal ion can be predicted through experiments. That is, the wire reliability evaluation such as EM (Stress Migration), SM (Thermal Migration), or TC (Thermal Cycle) is advanced so that the size (A) of the sacrificial via plug 104a or the upper metal wiring 105 may be changed according to the result of the wiring life. The spacing B from the end of the trench 103 corresponding to the end of) may be determined. Preferably, the size of the dummy via plug 104a is 0.1 to 0.4 um at the point where the distance B from the end of the upper metal wiring 105 is 0 to 100 um while being located at the center of the trench 103. ) Can be formed.
상기의 공정으로 통해, 트렌치(103)에 형성된 상부 금속 배선과는 물리적으로 연결되면서 하부 금속 배선과는 전기적/물리적으로 연결되지 않는 희생 비아 플러그가 PIS(Passive Interconnect Segment)의 역할을 하기 위하여 더미 비아홀(102a)에 형성된다. 이로써, 모든 공정이 완료된 후 소자가 동작하는 과정에서 EM(Electro Migration)이나 SM(Stress Migration)에 의해 보이드가 발생되더라도 희생 비아 플러그의 금속 이온이 보충되도록 하여 보이드가 형성되는 것을 최대한 억제할 수 있다. 또한, PIS가 플러그의 형태로 더미 비아홀에 형성됨으로써, 배선의 면적이 증가되는 것을 방지할 수 있다. Through the above process, the sacrificial via plug, which is physically connected to the upper metal interconnection formed in the trench 103 but not electrically / physically connected to the lower metal interconnection, serves to serve as a passive interconnect segment (PIS). It is formed at 102a. As a result, even if voids are generated by electromigration (EM) or stress migration (SM) during the operation of the device after all processes are completed, metal ions of the sacrificial via plugs can be replenished to prevent the formation of voids as much as possible. . In addition, since the PIS is formed in the dummy via hole in the form of a plug, it is possible to prevent the area of the wiring from increasing.
한편, 상기에서는 듀얼 다마신 패턴을 형성하는 과정에서 비아홀을 먼저 형성하되, 트렌치가 형성될 영역에 비아홀을 형성하였다. 하지만, 더미 비아홀을 형성해야 하는 영역의 하부에 하부 금속 배선이 존재하면 희생 비아 플러그가 하부 금속 배선과 전기적/물리적으로 연결되기 때문에 희생 비아 플러그를 하부 금속 배선이 형성되지 않은 영역에 형성해야 한다. 이러한 경우 외에도, 희생 비아 플러그를 금속 배선과 일정 간격을 둔 상태에서 형성해야 할 경우가 있다. 이하, 이러한 경우에 금속 배선을 형성하는 방법을 설명하기로 한다. Meanwhile, in the above process, the via hole is first formed in the process of forming the dual damascene pattern, and the via hole is formed in the region where the trench is to be formed. However, if there is a lower metal wiring under the region where the dummy via hole is to be formed, the sacrificial via plug must be formed in the region where the lower metal wiring is not formed because the sacrificial via plug is electrically and physically connected to the lower metal wiring. In addition to this case, the sacrificial via plug may be formed at a predetermined distance from the metal wiring. Hereinafter, the method of forming the metal wiring in this case will be described.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 레이 아웃도이다. 2 is a layout view illustrating a metal wiring forming method of a semiconductor device in accordance with another embodiment of the present invention.
도 2를 참조하면, 도 1에서와 마찬가지로, 트랜지스터나 플래시 메모리 셀과 같은 반도체 소자(도시되지 않음)를 형성하고 전체 상부에 층간 절연막(도시되지 않음)을 형성한 후 층간 절연막에 트렌치와 콘택홀로 이루어진 듀얼 다마신 패턴을 형성한다. 이어서, 듀얼 다마신 패턴에 금속 배선(도시되지 않음; 이하 하부 배선) 및 콘택 플러그(도시되지 않음)를 형성한 후, 전체 상부에 층간 절연막(201)을 다시 형성한다. Referring to FIG. 2, as in FIG. 1, a semiconductor device (not shown) such as a transistor or a flash memory cell is formed, and an interlayer insulating film (not shown) is formed over the entire surface, and then trenches and contact holes are formed in the interlayer insulating film. To form a dual damascene pattern. Subsequently, after forming metal wirings (not shown; lower wirings) and contact plugs (not shown) on the dual damascene pattern, the interlayer insulating film 201 is again formed on the entire top.
층간 절연막(201)이 형성되면 하부 금속 배선의 소정 영역이 노출되도록 층간 절연막을 식각하여 비아홀(202)을 먼저 형성한 후 금속 배선이 형성될 영역에 트렌치(203)를 형성하는데, 이때 하부 금속 배선이 형성되지 않은 영역이면서 소자 동작 시 전류의 흐름에 의하여 보이드가 발생되는 영역의 주변에는 하부 금속 배선과 연결되지 않는 더미 비아홀(202a)을 추가로 형성한다. 한편, 트렌치(203)는 더미 비아홀(202a)은 주변의 비아홀(202)과 연결되도록 형성한다. When the interlayer insulating film 201 is formed, the via insulating film is etched by etching the interlayer insulating film so that a predetermined region of the lower metal wiring is exposed, and then the trench 203 is formed in the region where the metal wiring is to be formed. The dummy via hole 202a that is not formed and is not connected to the lower metal wire is further formed around the area where the void is generated by the flow of current during operation of the device. On the other hand, the trench 203 is formed so that the dummy via hole 202a is connected to the surrounding via hole 202.
이후, 트렌치(203)와 비아홀(202) 및 더미 비아홀(202a)을 금속 물질로 매립하여 트렌치(203)에는 상부 금속 배선(205)을 형성하고, 비아홀(202)에는 비아 플러그(204)를 형성하며, 더미 비아홀(202a)에는 희생 비아 플러그(204a)를 형성한다. Thereafter, the trench 203, the via hole 202, and the dummy via hole 202a are filled with a metal material to form the upper metal wiring 205 in the trench 203, and the via plug 204 is formed in the via hole 202. The sacrificial via plug 204a is formed in the dummy via hole 202a.
상기에서, 금속 이온의 EM 현상이나 내부 스트레스에 의해 보이드가 발생되는 영역은, 도 1에서와 마찬가지로, 실험을 통해 예측할 수 있다. 즉, EM(Electro Migration), SM(Stress Migration) 또는 TC(Thermal Cycle)과 같은 배선 신뢰성 평가를 선진행하여 배선 수명의 결과에 따라 더미 비아홀(202a)에 형성될 희생 비아 플러그(204a)와 상부 금속 배선(205)과의 간격(C), 희생 비아 플러그(204a)를 상부 금속 배선(205)에 연결하기 위한 금속 배선(205a)의 폭(D), 길이(E) 및 상부 금속 배선(205)의 끝부분에 해당되는 트렌치(203)의 끝부분으로부터의 간격(B)을 결정할 수 있다. 이때, 희생 비아 플러그(204a)와 상부 금속 배선(205)을 연결하는 금속 배선(205a)은 0.1 내지 0.5um의 폭(D)으로 형성하며, 100um 이상 길어지지 않도록 형성하는 것이 바람직하다.In the above, the area where the void is generated by the EM phenomenon or the internal stress of the metal ion can be predicted through experiments as in FIG. 1. That is, the sacrificial via plug 204a and the upper metal to be formed in the dummy via hole 202a according to the result of the wiring life by conducting advanced wiring reliability evaluation such as EM (Stress Migration), Stress Migration (SM) or Thermal Cycle (TC). Spacing C with the wiring 205, width D, length E, and the upper metal wiring 205 of the metal wiring 205a for connecting the sacrificial via plug 204a to the upper metal wiring 205. The distance B from the end of the trench 203 corresponding to the end of may be determined. In this case, the metal wiring 205a connecting the sacrificial via plug 204a and the upper metal wiring 205 is formed to have a width D of 0.1 to 0.5 um, and is preferably formed not to be longer than 100 um.
상술한 바와 같이, 본 발명은 소자 동작 시 EM(Electro Migration) 또는 SM(Stress Migration)에 의해 보이드가 형성되는 것을 방지함으로써 소자의 신뢰성 및 수명을 향상시킬 수 있다. As described above, the present invention can improve the reliability and lifespan of the device by preventing voids from being formed by electromigration (EM) or stress migration (SM) during device operation.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 레이 아웃도이다. 1 is a layout view of a device for explaining a method of forming metal wirings of a semiconductor device according to an embodiment of the present invention.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 레이 아웃도이다. 2 is a layout view of a device for describing a method for forming metal wirings of a semiconductor device according to another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101, 201 : 층간 절연막 102, 202 : 비아홀101, 201: interlayer insulating film 102, 202: via hole
102a, 202a : 더미 비아홀 103, 203 : 트렌치102a, 202a: dummy via holes 103, 203: trenches
104, 204 : 비아 플러그 104a, 204a : 희생 비아 플러그104, 204: via plug 104a, 204a: sacrificial via plug
105, 205 ; 상부 금속 배선 205a : 금속 배선105, 205; Upper metal wiring 205a: metal wiring
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2002
- 2002-12-27 KR KR10-2002-0085454A patent/KR100483201B1/en active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9773699B2 (en) | 2015-04-02 | 2017-09-26 | Samsung Electronics Co., Ltd. | Methods of forming wiring structures including a plurality of metal layers |
Also Published As
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|---|---|
| KR20040058935A (en) | 2004-07-05 |
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