KR100315446B1 - 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 - Google Patents
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Abstract
반도체 소자 분리를 위한 얕은 트렌치에 산화막을 매입한 후 나타나는 심 현상을 방지하기 위하여, 실리콘웨이퍼 상부에 패드 산화막과 질화막을 형성하고, 질화막과 패드 산화막을 패터닝하여 모트 패턴을 형성하고, 이를 마스크로 실리콘웨이퍼를 모트 식각하여 트렌치를 형성한 후, 실리콘웨이퍼를 열산화하여 트렌치 내벽에 라이너 산화막을 형성한다. 그리고, 500℃, 760Torr 공정 압력하에서, 100g/m3내지 110g/m3의 저농도 오존에 의해 TEOS를 분해하여 얇은 NSG막을 500Å 이하의 두께로 증착한 후, 130g/m3내지 150g/m3의 고농도 오존에 의해 TEOS를 분해하여 NSG막을 증착하여 트렌치를 완전히 매입한다. 따라서, 트렌치에 NSG막을 매입한 후 발생하는 심 현상을 방지할 수 있어, 후속의 화학 기계적 연마, 습식 식각 및 불산 디글래이즈 동안의 손상을 최소화하여 집적화로 소자의 전기적 특성인 전류 누설을 안정적으로 줄일 수 있어 반도체 소자 제조 공정의 수율을 향상시키며, 반도체 소자의 신뢰성을 향상시킨다.
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정중 반도체 소자와 소자 간을 전기적으로 격리하기 위한 얕은 트렌치를 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silion) 소자 분리 방법이 이용되어 왔다.
LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 소자의 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.
이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(STI ; shallow trench isolation)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 소자의 미세화에 유리하다.
그러면, 첨부된 도 1a 내지 도 1c를 참조하여 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 설명한다.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 패드 산화막(2)을 성장시키고, 그 상부에 화학 기상 증착(CVD ; chemical vapor deposition)으로 질화막(3)을 증착한다.
그 다음 도 1b에 도시한 도시한 바와 같이, 반도체 소자가 형성될 액티브 영역(active region)과 반도체 소자 분리 영역이 형성될 필드 영역(field region)을 구분하기 위하여 질화막(3)과 패드 산화막(2)을 패터닝하여 모트(moat) 패턴을 형성한 후, 모트 패턴을 마스크로 드러난 실리콘웨이퍼(1)를 모트 식각하여 반도체 소자 분리 영역에 얕은 트렌치로 형성한다. 그리고, 실리콘웨이퍼(1)를 열산화하여 트렌치 내벽에 라이너 산화막(4)을 성장시킨다. 이때, 라이너 산화막(4)은 실리콘웨이퍼(1)의 모트 식각에 의한 손상을 보상함과 동시에 후속 공정에서 증착되는 물질에 대한 글루(glue)층 역할을 한다.
그 다음 도 1c에 도시한 바와 같이, TEOS(tetraethylorthosilicate)/O3상압 화학 기상 증착(APCVD ; atmospheric pressure chemical vapor deposition) 방식으로 760Torr 공정 압력하에서 유기금속(organometallic) 액체 소스 화학 물질인 TEOS와 오존(O3)의 열 화학 기상 증착에 의해 산화막(5)을 증착하여 액티브 영역과 필드 영역 간의 소자 분리를 완성한다.
이와 같은 종래의 방법에서는 TEOS/O3상압 화학 기상 증착 막의 일반적인 단점으로 지적되는 웨이퍼 표면에서의 하부 유전체의 화학적 조성(chemical composition) 및 표면 전위 차이에 따른 표면 감도(surface sensitivity) 영향을 극복하지 못한다. 따라서, 웨이퍼 표면에서의 민감한 표면 감도 영향에 의해 얕은 트렌치 부위에서 산화막의 증착후 심(seam ; polymer filament) 현상(도 1c의 6)이 발생된다. 즉, 라이너 산화막은 일반적으로 표면에 불안정한 전위가 잔재한다. 이는 제조상에서 트렌치 형성을 위한 모트 식각시 패턴 밀도간의 전위 차이에 기인하는데, 이러한 특성위에 트렌치를 매입할 경우 상압 화학 기상 증착막의 특성상 표면에서의 흐름성에 영향을 주어 심을 유발시키게 된다. 심은 상압 화학 기상 증착 TEOS/O3공정에서 얕은 트렌치 부위에서 하부막 종류와 트렌치 만곡(curvature) 구조 접경면에 잔재하는 전위 차 및 트렌치 매입시 적층되는 각 막의 계면간 등각 특성(conformal nature)에 기인하여 나타나는 가는 선이다.
그리고, 이러한 심은 후속의 얕은 트렌치를 평탄화하기 위한 화학 기계적 연마(CMP, chemical mechanical polishing), 질화막을 제거하기 위한 습식 식각 및불산(HF) 디글래이즈(deglaze) 동안 손상을 받아 심 틈새가 벌어져 전류 누설의 요인이 되어 집적회로 소자의 전기적 신뢰성에 큰 영향을 주게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자 분리를 위한 얕은 트렌치에 산화막을 매입한 후 나타나는 심 현상을 방지하는 데 있다.
도 1a 내지 도 1c는 종래의 방법에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이고,
도 2a 내지 도 2d는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 트렌치를 매입하기 위하여 TEOS/O3상압 화학 기상 증착으로 얇은 NSG막을 증착하되, 저농도의 오존에 의해 TEOS를 분해하여 NSG막을 하부층으로 얇게 증착한 후, 고농도의 오존에 의해 TEOS를 분해하여 NSG막을 증착하여 트렌치를 완전히 매입하는 것을 특징으로 한다.
상기에서 저농도의 오존에 의해 TEOS를 분해하여 증착되는 NSG막은 500Å 이하의 두께가 되도록 하는 것이 바람직하다.
또한, 상기 저농도 오존에 의해 TEOS를 분해하는 데 있어서 오존 농도는 100g/m3내지 110g/m3으로 하며, 고농도 오존에 의한 TEOS를 분해하는 데 있어서 오존 농도는 130g/m3내지 150g/m3으로 하는 것이 바람직하다.
또한, 상기 NSG막을 증착하기 위한 TEOS/O3상압 화학 기상 증착의 조건은 500℃, 760Torr 공정 압력하에서 실시하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화하여 패드 산화막(12)을 성장시키고, 그 상부에 화학 기상 증착으로 질화막(13)을 증착한다.
그 다음 도 2b에 도시한 바와 같이, 반도체 소자가 형성될 액티브 영역과 반도체 소자 분리 영역이 형성될 필드 영역을 구분하기 위하여 질화막(13)과 패드 산화막(12)을 패터닝하여 모트 패턴을 형성한 후, 모트 패턴을 마스크로 드러난 실리콘웨이퍼(11)를 모트 식각하여 반도체 소자 분리 영역에 얕은 트렌치를 형성한다. 그리고, 실리콘웨이퍼(11)를 열산화하여 트렌치 내벽에 라이너 산화막(14)을 형성한다. 이때, 라이너 산화막(14)은 실리콘웨이퍼(11)의 모트 식각에 의한 손상을 보상함과 동시에 후속 공정에서 증착되는 물질에 대한 글루층 역할을 한다.
그 다음 TEOS/O3상압 화학 기상 증착 방식에 의해 NSG(nondoped silicate glass) 박막을 다중 오존 농도로 조절하면서 증착하여 트렌치를 매입함으로써 액티브 영역과 필드 영역 간의 소자 분리를 완성한다.
이때, TEOS/O3상압 화학 기상 증착 방식에 의해 NSG(nondoped silicate glass) 박막의 증착시, 도 2c에 도시한 바와 같이 먼저, 500℃, 760Torr 공정 압력하에서 유기금속 액체 소스 화학 물질인 TEOS를 분해하는 오존 농도를 낮게, 바람직하게는 100g/m3내지 110g/m3정도로 조정하여 한층만 500Å 이하의 두께로 얇게 NSG막으로서 산화막(15)을 증착시킨다. 이것은 하부층인 라이너 산화막(14)과의 계면 반응시 전위 차이를 줄이면서 NSG막이 갖고 있는 유동(flowlike) 특성을 응용할 수 있기 때문이다. 이처럼 가스 상(gas phase)에서 열적 재결합되는 오존 농도내 산소 원자의 분해 차이를 웨이퍼 표면에서 적용한다. 이때, 100g/m3내지 110g/m3정도의 저농도는 반응 동안 챔버내에서 활성 가스 조성을 결정하는 산화제(O2/O3) 플로우(flow)에 상호 작용을 하여 유동성이 있는 스텝커버리지(stepcoverage) 특성을 지닌 NSG막으로서의 산화막(15)을 얻을 수 있다. 이렇게 얻은 산화막(15)은 하부 유전층인 라이너 산화막(14) 자체의 화학 조성에 따른 표면 감도를 완화시키는 훌륭한 습식층 역할을 한다. 이는 격자간 틈새를 서로 충진시키기 때문에 표면 전위 차이가 적은 안정적인 박막 표면을 유지시킨다.
그 다음 도 2d에 도시한 바와 같이, 저농도를 적용한 산화막(15) 상부에 500℃, 760Torr 공정 압력하에서 유기금속 액체 소스 화확 물질인 TEOS와 반응하는 오존의 농도를 높게, 바람직하게는 130g/m3내지 150g/m3정도로 조정하여 NSG막으로서 산화막(16)을 증착하여 트렌치를 완전히 매입한다. 그러면, 고농도로 증착된 산화막(16)은 캡핑(capping) 역할을 하면서 안정한 산화막 망상 조직(network structure)을 형성하여 심 현상이 없는 양질의 막을 얻을 수 있으며, 수분 흡수 영향측면에서 종래 박막에 비해 상대적인 우수성을 부수적으로 얻을 수 있다.
이와 같이 본 발명은 트렌치에 NSG막을 매입한 후 발생하는 심 현상을 방지할 수 있어, 후속의 화학 기계적 연마, 습식 식각 및 불산 디글래이즈 동안의 손상을 최소화하여 집적회로 소자의 전기적 특성인 전류 누설을 안정적으로 줄일 수 있어 반도체 소자 제조 공정의 수율을 향상시킬 수 있을 뿐만 아니라 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- (정정)실리콘웨이퍼 상부에 패드 산화막과 질화막을 형성하고, 질화막과 패드 산화막을 패터닝하여 모트 패턴을 형성하는 단계와;상기 모트 패턴을 마스크로 실리콘웨이퍼를 모트 식각하여 트렌치를 형성하는 단계와;상기 실리콘웨이퍼를 열산화하여 상기 트렌치 내벽에 라이너 산화막을 형성하는 단계와;상기 트렌치에 NSG막을 매입하는 단계를 포함하되,상기 트렌치에 NSG막을 매입하는 단계는,100g/m3내지 110g/m3의 저농도 오존에 의한 TEOS/O3상압 화학 기상 증착으로 얇은 NSG막을 증착하는 단계와;130g/m3내지 150g/m3의 고농도 오존에 의한 TEOS/O3상압 화학 기상 증착으로 NSG막을 증착하여 상기 트렌치를 완전히 매입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
- (정정)제 1 항에 있어서, 상기 100g/m3내지 110g/m3의 저농도 오존에 의한 TEOS/O3상압 화학 기상 증착으로 얇은 NSG막을 증착하는 단계에서, 증착되는 NSG막은 500Å 이하의 두께로 하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
- (삭제)
- (삭제)
- (정정)제 1 항 또는 제 2 항에 있어서, 상기 TEOS/O3상압 화학 기상 증착에 의한 NSG막은, 500℃, 760Torr의 공정 압력하에서 오존에 의해 TEOS를 분해하여 증착하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
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Families Citing this family (1)
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| KR100476704B1 (ko) * | 2002-12-14 | 2005-03-17 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684802A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | 気相成長方法 |
| KR960043023A (ko) * | 1995-05-19 | 1996-12-21 | 김주용 | 반도체 소자의 평탄화 방법 |
| JPH10116899A (ja) * | 1996-10-09 | 1998-05-06 | Nec Corp | 半導体装置の製造方法 |
| KR19980040786A (ko) * | 1996-11-29 | 1998-08-17 | 김광호 | 반도체장치의 오존 테오스(O3 TEOS) USG(Undoped Silicate Glass)막 형성방법 |
| KR19990010757A (ko) * | 1997-07-18 | 1999-02-18 | 윤종용 | 반도체 장치의 소자 분리 방법 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684802A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | 気相成長方法 |
| KR960043023A (ko) * | 1995-05-19 | 1996-12-21 | 김주용 | 반도체 소자의 평탄화 방법 |
| JPH10116899A (ja) * | 1996-10-09 | 1998-05-06 | Nec Corp | 半導体装置の製造方法 |
| KR19980040786A (ko) * | 1996-11-29 | 1998-08-17 | 김광호 | 반도체장치의 오존 테오스(O3 TEOS) USG(Undoped Silicate Glass)막 형성방법 |
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| Publication number | Publication date |
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| KR20000061333A (ko) | 2000-10-16 |
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