KR100313956B1 - 반도체 메모리 소자 제조방법 - Google Patents

Abstract

본 발명은 소오스 단자의 기생 저항 성분을 이용하여 공정의 간소화, 면적의 최소화를 달성할 수 있는 반도체 메모리 소자 제조방법에 관한 것으로 저 레벨의 문턱전압을 갖는 제 1 소자와 고 레벨의 문턱전압을 갖는 제 2 소자를 형성하는 반도체 소자 제조에 있어서, 상기 제 1 소자용 게이트 및 상기 제 2 소자용 게이트를 형성하는 공정과, 상기 각 게이트 양측의 기판에 소오스/드레인을 형성하는 공정과, 상기 제 1 소자용 소오스 및 드레인에 해당 게이트를 중심으로 대칭되는 제 1 소오스 콘택과 제 1 드레인 콘택을 각각 형성하는 공정과, 상기 제 2 소자용 드레인에 제 2 드레인 콘택을 형성하고, 소오스에는 상기 제 2 드레인 콘택에 비해 해당 게이트로부터 더 멀리 위치하도록 제 2 소오스 콘택을 형성하는 공정과, 상기 각각의 드레인에 비트라인을 연결하고, 상기 각각의 소오스에 커패시터 하부전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

Description

반도체 메모리 소자 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 공정의 간소화 및 면적의 최소화에 적당한 반도체 메모리 소자 제조방법에 관한 것이다.

이하, 종래 기술에 따른 반도체 메모리 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 종래 기술에 따른 반도체 메모리 소자 제조방법을 설명하기 위한 레이아웃도이다.

참고적으로 도 1은 반도체 소자 중 ROM(Read Only Memory)을 예로한 것이다.

통상, ROM을 형성하는 방법으로서 하나의 FET만으로 데이터를 저장하는 대표적인 방법은 채널 이온주입를 별도의 마스크를 이용하여 문턱전압(Vt)이 높은 소자와 문턱전압(Vt)이 낮은 소자를 만들고, 이를 각각 0과 1에 대응시키는 방법이 있다.

즉, 전체의 소자에 대해 보통의 CMOS 형성방법과 같은 채널 이온주입을 실시하여 문턱전압이 낮은 소자를 형성하고, 데이터 '0'을 저장할 소자에 대하여 별도의 마스크 및 채널 이온주입을 통해 문턱전압이 높은 소자를 형성한다.

그리고, 워드라인과 비트라인을 형성하여 각 소자를 억세스하게 된다.

도면 부호 '16,16a'는 워드라인을 지시하고, '12'는 필드 산화막을 지시한다. 그리고 '10'는 높은 문턱전압을 갖는 소자를 형성하기 위한 채널 이온주입용 마스크의 오픈 영역이고, '10a'는 낮은 문턱전압을 갖는 소자를 형성하기 위한 채널 이온주입용 마스크의 오픈 영역을 지시한다.

이를 도 2a 내지 2c를 참조하여 보다 상세히 설명한다.

도 2a에 도시한 바와 같이, 반도체 기판(11)에 아이솔레이션(isolation)공정을 이용하여 선택적으로 필드 산화막(12)을 형성하는 것에 의해 액티브 영역을 정의한다.

이어, 필드 산화막(12)을 포함한 기판(11) 전면에 제 1 포토레지스트 (13)를 도포한 후, 문턱전압이 낮은 소자 형성용 채널 이온주입을 위해 상기 제 1 포토레지스트(13)를 패터닝하여 기판이 노출되는 오픈 영역(10)을 형성한다.

그리고, 상기 패터닝된 제 2 포토레지스트(13)를 마스크로 이용하여 채널 이온주입을 실시한다.

이어, 도 2b에 도시한 바와 같이, 상기 제 1 포토레지스트(13)를 제거한 후, 다시 필드 산화막(12)을 포함한 기판 전면에 제 2 포토레지스트(14)를 도포한다.

노광 및 현상 공정을 이용하여 문턱전압이 높은 소자 형성용 채널 이온주입을 위해 상기 제 2 포토레지스트(14)를 패터닝하여 기판이 노출되는 오픈 영역(10a)을 형성한다.

그리고, 패터닝된 제 2 포토레지스트(14)를 마스크로 이용하여 채널 이온주입을 실시한다.

이후, 도 2c에 도시한 바와 같이, 서로 다른 문턱전압을 갖는 기판상에 각각 게이트 절연막(15)을 개재하여 게이트 전극(16,16a)을 형성한다.

상기 게이트 전극은 워드라인이다.

그리고, 각 게이트 전극(16,16a) 양측에 소오스/드레인 불순물 영역(17/17a,18/18a)를 형성하면, 종래 기술에 따른 반도체 소자 제조공정이 완료된다.

이와 같은 종래 반도체 소자 제조방법은 별도의 마스크를 이용하여 문턱전압 조절을 위한 채널 이온주입을 실시하여 낮은 문턱전압을 갖는 소자와 높은 문턱전압을 갖는 소자를 형성하게 된다.

그리고, 워드라인과 비트라인을 이용하여 각 소자를 억세스하여 데이터를 읽어낸다.

그러나 상기와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.

첫째, 별도의 마스크를 이용하여 낮은 문턱전압과 높은 문턱전압을 위한 채널 이온주입을 실시하므로 이온주입에 따른 2개의 마스크와 2번의 이온주입 공정이 필요하다.

둘째, 낮은 문턱전압을 갖는 소자와 높은 문턱전압을 갖는 소자를 형성함에 있어서, 두 종류의 소자에 대해, 스탠바이 리키지(standby leakage), 브랙다운 전압(breakdown voltage)을 최적화하는데 어려움이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 소오스 단자의 기생 저항 성분을 이용하여 공정의 간소화, 면적의 최소화를 달성할 수 있는 반도체 메모리 소자 제조방법을 제공하는데 그 목적이 있다.

도 1은 종래 기술에 따른 반도체 메모리 소자 제조방법을 설명하기 위한 레이아웃도

도 2a 내지 2c는 종래 반도체 메모리 소자 제조방법을 설명하기 위한 공정단면도

도 3a 내지 3b는 본 발명 제 1 실시예에 따른 반도체 메모리 소자 제조방법을 설명하기 위한 레이아웃도

도 4a 내지 4b는 본 발명 제 2 실시예에 따른 반도체 메모리 소자 제조방법을 설명하기 위한 레이아웃도

도면의 주요부분에 대한 부호의 설명

31,31a : 소오스 콘택 32 : 드레인 콘택

상기의 목적을 달성하기 위한 본 발명 반도체 메모리 소자 제조방법은 저레벨의 문턱전압을 갖는 제 1 소자와 고 레벨의 문턱전압을 갖는 제 2 소자를 형성하는 반도체 소자 제조에 있어서, 상기 제 1 소자용 게이트 및 상기 제 2 소자용 게이트를 형성하는 공정과, 상기 각 게이트 양측의 기판에 소오스/드레인을 형성하는 공정과, 상기 제 1 소자용 소오스 및 드레인에 해당 게이트를 중심으로 대칭되는 제 1 소오스 콘택과 제 1 드레인 콘택을 각각 형성하는 공정과, 상기 제 2 소자용 드레인에 제 2 드레인 콘택을 형성하고, 소오스에는 상기 제 2 드레인 콘택에 비해 해당 게이트로부터 더 멀리 위치하도록 제 2 소오스 콘택을 형성하는 공정과, 상기 각각의 드레인에 비트라인을 연결하고, 상기 각각의 소오스에 커패시터 하부전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 본 발명의 반도체 메모리 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.

통상, FET의 기생저항의 주요 성분은 소오스 디퓨젼(Source diffusion) 저항 및 콘택(contact) 저항을 들 수 있다.

그리고 서브 쿼터 마이크론(sub-quarter micron) 소자의 경우에는 비교적 작은 기생저항에 의해서도 FET의 동작전류에 많은 변화를 나타낸다.

본 발명은 이러한 기생저항을 이용한 것으로 워드라인과 비트라인을 메시(mesh) 형태로 배치하고, 이들의 교차점에서 스위치로 사용되는 FET의 소오스 단자에 형성되는 콘택의 수 또는 콘택의 위치를 변화시키는 것을 특징으로 한다.

도 3a 내지 3b는 본 발명 제 1 실시예에 따른 반도체 메모리 소자 제조방법을 설명하기 위한 레이아웃도로서, 도 3a는 데이터 '1'을 저장하고 있는 소자를 도시하였고, 도 3b는 데이터 '0'을 저장하고 있는 소자를 도시하였다.

먼저, 본 발명 제 1 실시예에 따른 반도체 메모리 소자는 소오스쪽 콘택의 위치를 변화시키는 것에 의해 서로 다른 문턱전압을 갖는 소자를 구현한 경우이다.

즉, 도 3a에서와 같이, 데이터 '1'을 저장하기 위한 소자를 형성하기 위해서는 소오스 콘택(31)의 위치를 게이트전극을 중심으로 드레인 콘택(32)의 위치와 대칭이 되도록 형성한다.

그리고, 게이트 전극을 워드라인(W/L)으로 사용하고, 드레인 전극을 비트라인으로 사용하여 소자를 억세스한다.

도 3b는 데이터 '0'을 저장하기 위한 소자를 형성하기 위해서 도 3a에 비해 소오스쪽 콘택(31)의 위치가 드레인 콘택(32)에 비해 게이트 전극으로부터 더 멀리 위치하는 것을 볼 수 있다.

한편, 도 4a 내지 4b는 본 발명 제 2 실시예에 따른 반도체 메모리 소자 제조방법을 설명하기 위한 레이아웃도로서, 도 4a는 데이터 '1'을 저장하고 있는 소자를 도시하였고, 도 4b는 데이터 '0'을 저장하고 있는 소자를 도시하였다.

도 4b에서와 같이, 데이터 '0'을 저장하기 위한 소자를 형성하기 위해서는 데이터 '1'을 저장하기 위한 소자에 비해 소오스 콘택(31,31a)의 수가 더 증가하는 것을 볼 수 있다.

즉, 데이터 '1'을 저장하는 소자의 경우(도 4a 참조)는 소오스 콘택(31)과 드레인 콘택(32)이 각각 하나씩이지만, 데이터 '0'을 저장하는 소자의 경우(도 4b참조)는 드레인 콘택(32)의 수에 비해 소오스 콘택(31,31a)의 수가 하나 더 구성되는 것을 볼 수 있다.

이와 같은 본 발명 제 1 실시예 및 제 2 실시예에 따르면, 데이터 '0'을 저장하고 있는 소자의 소오스 기생저항이 데이터 '1'을 저장하고 있는 소자의 소오스 저항보다 커지게 되어 데이터 '0'에 대한 소자의 동작전류가 데이터 '1'에 대한 소자의 동작전류보다 작아지게 된다.

이러한 소오스 저항의 효과는 FET의 채널 길이가 작아질수록 더욱 크게 나타나므로 집적도가 높아져도 데이터 저장에 어려움이 생기지 않는다.

또한, Giga급 디램의 경우 콘택의 크기는 작아지고 종횡비(aspect ratio)는 커짐에 따라 콘택 하나 당 콘택 저항이 수 kΩ에 이르게 된다.

그리고 기생 저항은 실효 게이트 바이어스를 감소시킬 뿐만 아니라 실효 백바이어스(backbias)를 증가시키므로 쿼터 마이크론(quater micron)급 이하의 채널 길이(length)를 갖는 FET에서는 소오스 기생 저항의 효과만으로 충분한 전류차이를 얻을 수 있다.

이상에서 설명한 바와 같이, 본 발명 반도체 메모리 소자 제조방법은 다음과 같은 효과가 있다.

첫째, 콘택의 수 또는 콘택의 위치 변화만으로도 데이터 저장이 가능하므로 FET형성에 요구되는 최소한의 공정외에 추가적인 공정이 필요없다.

둘째, FET의 구조를 그대로 이용하므로 추가되는 면적이 없다.

셋째, 소오스 저항의 효과는 FET의 채널 길이가 작아질수록 더욱 크게 나타나므로 집적도가 높아져도 데이터 저장에는 문제가 없다.

Claims (3)

1. 저 레벨의 문턱전압을 갖는 제 1 소자와 고 레벨의 문턱전압을 갖는 제 2 소자를 형성하는 반도체 소자 제조에 있어서,

   상기 제 1 소자용 게이트 및 상기 제 2 소자용 게이트를 형성하는 공정;

   상기 각 게이트 양측의 기판에 소오스/드레인을 형성하는 공정;

   상기 제 1 소자용 소오스 및 드레인에 해당 게이트를 중심으로 대칭되는 제 1 소오스 콘택과 제 1 드레인 콘택을 각각 형성하는 공정;

   상기 제 2 소자용 드레인에 제 2 드레인 콘택을 형성하고, 소오스에는 상기 제 2 드레인 콘택에 비해 해당 게이트로부터 더 멀리 위치하도록 제 2 소오스 콘택을 형성하는 공정;

   상기 각각의 드레인에 비트라인을 연결하고, 상기 각각의 소오스에 커패시터 하부전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
2. 제 1 항에 있어서, 상기 소오스에 상기 제 2 드레인 콘택에 비해 해당 게이트로부터 더 멀리 위치하도록 제 2 소오스 콘택을 형성하는 공정 대신에 상기 소오스에 상기 제 2 드레인 콘택에 비해 더 많은 수의 제 2 소오스 콘택들을 형성하는 것을 포함함을 특징으로 하는 반도체 메모리 소자 제조방법.
3. 제 1 항에 있어서, 상기 제 1, 제 2 소자의 채널 길이 및 콘택 사이즈는 서브-쿼터 마이크론(sub-quarter micron)급에 상응하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.