KR100312986B1 - Method for planarization inter dielectric layer in semiconductor device - Google Patents
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Abstract
본 발명은 초미세 패턴 매립 특성 및 자체 유동특성을 나타내는 SiH4+H2O2반응소스를 이용하여 -10℃ 에서 50℃ 사이의 저온, 저압에서 초미세 패턴 사이를 매립하는 언도프트 층간절연막을 형성하고, 패턴 사이의 막질 치밀화와 이동성 이온의 이동을 포획하기 위한 도핑방법으로, P소스와 O2소스를 순차적으로 층간절연막 내부에 이온주입한 후 350-800℃에서 열처리하여 얕은 접합을 파괴하지 않고 추가적인 산화를 진행시켜 좁은 패턴 사이의 막을 치밀화하고 좁은 패턴 사이의 매립특성이 우수한 P도핑 층간절연막을 형성한다.The present invention provides an undoped interlayer insulating film which fills between ultrafine patterns at low and low pressures between -10 ° C and 50 ° C using a SiH 4 + H 2 O 2 reaction source exhibiting ultrafine pattern embedding characteristics and self-flow characteristics. As a doping method for forming the film, densification of film and the movement of mobile ions between patterns, the P source and the O 2 source are sequentially implanted into the interlayer insulating film and then heat treated at 350-800 ° C. to not destroy the shallow junction. Instead, further oxidation is performed to densify the film between the narrow patterns and to form a P-doped interlayer insulating film having excellent buried characteristics between the narrow patterns.
Description
본 발명은 반도체소자의 층간절연막 평탄화방법에 관한 것으로, 특히 얕은 접합을 파괴하지 않고 추가적인 산화공정을 진행하여 좁은 패턴 사이의 막을 치밀화하고 좁은 패턴 사이의 매립특성이 우수한 P가 도핑된 층간절연막을 형성하는 반도체소자의 층간절연막 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of planarizing an interlayer insulating film of a semiconductor device. In particular, an additional oxidation process is performed without destroying a shallow junction, thereby densifying films between narrow patterns and forming a P-doped interlayer insulating film having excellent buried characteristics between the narrow patterns. A method of planarizing an interlayer insulating film of a semiconductor device.
반도체소자의 고집적화에 따라 고단차의 좁은 간격의 패턴 사이를 내부 동공없이 절연막으로 채우는 평탄화기술은 반도체소자 제조에 있어 중요한 기술중 하나이다. 일반적으로 고단차의 좁은 패턴 사이를 매립하기 위하여 고농도의 붕소(B) 및 인(P)을 첨가한 BPSG막을 사용하여 고온 열처리로 매립, 평탄화하고 있다. 이와 같이 기존의 BPSG공정에 의한 방법은 막 안정성 악화 및 결정결함(BPO4) 형성이라는 문제가 있다. 또한 고온의 열처리에 의한 얕은 접합(shallow junction)의 파괴 및 차세대 메모리 제품에 필수적으로 사용될 금속게이트의 TiSi2의 경우, 고온 열공정은 저항 증가 등을 초래하므로 열처리 온도에는 한계가 따르게 된다.As the semiconductor device is highly integrated, the planarization technology of filling the insulating layer without gaps between the patterns having a high gap is one of the important technologies in the manufacture of semiconductor devices. In general, in order to fill a gap between narrow patterns of high steps, a BPSG film containing high concentrations of boron (B) and phosphorus (P) is embedded and planarized by high temperature heat treatment. As such, the conventional BPSG process has a problem of deterioration of film stability and formation of crystal defects (BPO 4 ). In addition, in the case of the TiSi 2 of the metal gate which is essential for the next generation memory products and the destruction of the shallow junction due to the high temperature heat treatment, the high temperature thermal process causes an increase in resistance, so that the heat treatment temperature is limited.
또한, 최근에 주목받기 시작한 HDP CVD(고밀도 플라즈마 화학증착법) 방법에 의하여 좁은 패턴 사이를 매립하고 CMP공정으로 연마하여 평탄화시키는 방법과 SiH4+H2O2반응소스를 이용하여 -10℃에서 50℃ 사이의 저온에서 좁은 패턴 사이를 매립하고 언도프트(undoped) 층간절연막을 형성하는 방법이 제시되었다.In addition, by using HDP CVD (High Density Plasma Chemical Vapor Deposition) method, which has recently been attracting attention, the method is buried between the narrow patterns and polished by the CMP process and planarized by using a SiH 4 + H 2 O 2 reaction source. A method of buried between narrow patterns and forming an undoped interlayer insulating film at low temperatures between < RTI ID = 0.0 >
그러나 HDP CVD방법은 패턴 매립 특성의 한계성, 플라즈마 손상, 패턴 모서리가 깍이는 문제 등으로 패턴 매립의 적용에는 한계가 있다는 문제점이 있으며, SiH4+H2O2반응소스를 이용한 저온산화막 형성은 막중 수분의 과다보유로 좁은 패턴사이를 매립한 산화막에 포함된 수분이 후속 열처리시 완전히 제거되지 않고, 과도한 수축에 의한 응력 집중으로 좁은 패턴사이의 막질이 매우 약한 문제점이 있으며, 이동성 이온을 포획하기 위하여 반응소스에 P소스를 첨가할 경우 자체 유동성이 사라져 매립 및 자체 평탄화 특성을 얻을 수 없어 도핑된 산화막을 형성할 수 없는 문제점이 있다.However, the HDP CVD method has a problem in that the application of the pattern embedding is limited due to the limitation of the pattern embedding characteristics, plasma damage, and the sharpening of the pattern edges, and the formation of the low temperature oxide film using the SiH 4 + H 2 O 2 reaction source in the film. Water contained in the oxide film buried between the narrow patterns due to excessive retention of moisture is not completely removed during subsequent heat treatment, and the film quality between the narrow patterns is very weak due to stress concentration due to excessive shrinkage, and to capture mobile ions. When the P source is added to the reaction source, its fluidity disappears, so that the buried and self-planarization characteristics cannot be obtained, and thus a doped oxide film cannot be formed.
도 1a 및 도 1b에 종래기술에 의한 반도체소자의 층간 평탄화방법을 나타내었다. 먼저, 도 1a를 참조하면, 반도체기판(1)상에 다수의 도전층패턴(2)을 형성하고, 전체구조상에 후공정시 수분 및 불순물이 도전층패턴(2)으로 확산되는 것을 방지하기 위하여 절연막(3)을 증착하고, 상부에 플라즈마 처리를 실시하고 SiH4+H2O2반응소스를 이용하여 -10℃에서 50℃ 사이의 저온, 저압하에서 도전층 패턴(2) 사이를 매립하는 언도프트 층간절연막(4)을 자체 평탄화되도록 일정두께 이상으로 두껍게 증착한 후, 후속 열처리공정에서 매립 산화막이 깨지는 것을 방지하기 위하여 플라즈마 화학증착방법으로 일정두께의 플라즈마산화막(5)을 증착하고 350-800℃에서 열처리한다.1A and 1B show an interlayer planarization method of a semiconductor device according to the prior art. First, referring to FIG. 1A, in order to form a plurality of conductive layer patterns 2 on a semiconductor substrate 1 and to prevent diffusion of moisture and impurities into the conductive layer patterns 2 during a post process on the entire structure. An insulating film 3 is deposited, a plasma treatment is performed on the upper part, and a gap between the conductive layer patterns 2 is buried under low temperature and low pressure between -10 ° C and 50 ° C using a SiH 4 + H 2 O 2 reaction source. In order to prevent the buried oxide film from cracking in the subsequent heat treatment process, after depositing the thick interlayer insulating film 4 to be planarized to be self-planarized, a plasma oxide film 5 having a predetermined thickness is deposited by using a plasma chemical vapor deposition method. Heat treatment at ℃.
도 1b는 상기 평탄화된 산화막을 선택적으로 식각하여 도전층패턴(2) 사이의 반도체기판(1)을 노출시키는 콘택을 형성하고, 세정공정으로 습식식각용액을 이용하여 세정한 상태의 콘택 단면도로서, 초미세 도전층패턴(2) 사이의 콘택 측벽이 과도하게 손상된 상태(6)를 나타내었다.FIG. 1B is a sectional view of a contact in a state in which the planarized oxide film is selectively etched to form a contact exposing the semiconductor substrate 1 between the conductive layer patterns 2 and cleaned using a wet etching solution in a cleaning process. The contact sidewalls between the ultrafine conductive layer patterns 2 were in an excessively damaged state 6.
종래의 HDP CVD방법은 패턴 매립 특성의 한계성, 플라즈마 손상, 패턴 모서리가 깍이는 문제 등으로 패턴 매립의 적용에는 한계가 있다는 문제점이 있으며, SiH4+H2O2반응소스를 이용한 저온산화막 형성은 막중 수분의 과다보유로 좁은 패턴 사이를 매립한 산화막에 포함된 수분이 후속 열처리시 완전히 제거되지 않고, 과도한 수축에 의한 응력 집중으로 좁은 패턴사이의 막질이 매우 약한 문제점이 있으며, 이동성 이온을 포획하기 위하여 반응소스에 P소스를 첨가할 경우 자체 유동성이 사라져 매립 및 자체 평탄화 특성을 얻을 수 없어 도핑된 산화막을 형성할 수 없는 문제점이 있다.The conventional HDP CVD method has a problem in that the application of the pattern embedding is limited due to the limitation of the pattern embedding characteristics, plasma damage, the sharpening of the pattern edges, and the formation of a low temperature oxide film using the SiH 4 + H 2 O 2 reaction source. Moisture contained in the oxide film buried between the narrow patterns due to excessive retention of moisture in the film is not completely removed during subsequent heat treatment, and the film quality between the narrow patterns is very weak due to stress concentration caused by excessive shrinkage, and traps mobile ions. For this reason, when the P source is added to the reaction source, its fluidity disappears, so that the buried and self-planarization characteristics cannot be obtained, and thus a doped oxide film cannot be formed.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 얕은 접합을 파괴하지 않고 추가적인 산화공정을 진행하여 좁은 패턴 사이의 막을 치밀화하고 좁은 패턴 사이의 매립특성이 우수한 P가 도핑된 층간절연막을 형성하는 반도체소자의 층간절연막 평탄화방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and is a semiconductor device that performs an additional oxidation process without destroying a shallow junction to densify a film between narrow patterns and form an interlayer insulating film doped with P having excellent buried characteristics between the narrow patterns. The purpose of the present invention is to provide a planarization method of an interlayer insulating film.
본 발명은 소정의 기판상에 형성된 게이트배선위에 제1보호막을 형성하고, 후속 산화막의 접착특성을 위하여 플라즈마 처리를 실시한 후, 우수한 패턴 매립 특성 및 자체 유동특성을 나타내는 SiH4+H2O2반응소스를 이용하여 -10℃에서 50℃ 사이의 저온, 저압하에서 초미세 패턴사이를 매립하는 언도프트 층간절연막을 형성하는바, 이온주입시 주입 이온이 패턴 사이의 중간부분에 분포할 수 있도록 일정 두께로 얇게 형성하여 초미세 패턴 사이를 매립한다. 이와 같은 방법으로 형성된저온산화막은 막중에 다량의 수분을 함유하게 된다.The present invention forms a first passivation layer on a gate wiring formed on a predetermined substrate, performs a plasma treatment for adhesion characteristics of a subsequent oxide film, and then SiH 4 + H 2 O 2 reaction showing excellent pattern filling and self flow characteristics. A source is used to form an undoped interlayer insulating film which fills between ultra-fine patterns at low and low pressures between -10 ° C and 50 ° C. Form a thin layer to fill the gap between the ultra-fine pattern. The low temperature oxide film formed in this way contains a large amount of water in the film.
이후, 패턴사이의 막질 치밀화와 이동성 이온의 이동을 포획하기 위한 도핑방법으로 P소스와 O2소스를 순차적으로 층간절연막 내부에 이온주입한 후, 350-800℃에서 O2, O2+H2또는 비활성가스 분위기에서 열처리한다. 이때, 이온주입없이 열처리할 경우, 패턴 사이의 매립된 산화막에 포함된 수분은 완전히 탈리되지 않고 잔류하여 후속 콘택 형성후 습식식각 용액에 의한 세정시 식각속도 증가에 의한 과도한 식각으로 인접한 콘택끼리 붙게 되어 배선의 합선을 유발한다. 또한, 열처리시 막의 과도한 수축은 패턴 내부의 산화막에 응력이 집중되게 되어 마찬가지로 후속 세정공정에서 식각률이 높아지게 되는 결과를 가져온다.Subsequently, as a doping method for capturing densification of film and movement of mobile ions between patterns, ion implantation of P source and O 2 source is sequentially performed inside the interlayer insulating film, and then O 2 , O 2 + H 2 at 350-800 ° C. Or heat treatment in an inert gas atmosphere. At this time, when the heat treatment without ion implantation, the moisture contained in the buried oxide film between the patterns is not completely detached and remain, so that adjacent contacts are attached to each other due to excessive etching due to the increase of the etching rate during the cleaning by the wet etching solution after the subsequent contact formation. Cause short circuit. In addition, excessive shrinkage of the film during heat treatment results in stress concentration on the oxide film inside the pattern, which in turn results in higher etching rates in subsequent cleaning processes.
도 1a 및 1b는 종래기술에 의한 반도체소자의 층간절연막 평탄화방법을 도시한 공정 순서 단면도,1A and 1B are cross-sectional views of a process sequence showing a method of planarizing an interlayer insulating film of a semiconductor device according to the prior art;
도 2a 내지 2c는 본 발명에 의한 반도체소자의 층간절연막 평탄화방법을 도시한 공정순서 단면도.2A to 2C are cross-sectional views of a process sequence showing a method for planarizing an interlayer insulating film of a semiconductor device according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1: 반도체 기판 2: 도전층 패턴1: semiconductor substrate 2: conductive layer pattern
3-1, 3-2 :질화산화막 4-1: P2O 산화막3-1, 3-2: nitride oxide film 4-1: P 2 O oxide film
4-2: 제 2 SiH4+H2O2절연막 5-1: 플라즈마 산화막4-2: Second SiH 4 + H 2 O 2 Insulation Film 5-1: Plasma Oxide Film
6-1: 콘택6-1: Contact
상기의 목적을 달성하기 위한 본 발명은 다수의 미세 패턴이 형성된 반도체기판 상부에 보호막을 형성하는 제 1 단계; 상기 보호막상에 SiH4+H2O2반응소스를 이용하여 상기 미세 패턴 사이를 매립시키는 제 1 SiH4+H2O2절연막을 형성하는 단계; 상기 제 1 SiH4+H2O2절연막 내에 P와 O2이온을 순차적으로 이온주입하는 단계; 350℃∼800℃에서 열처리하여 상기 제 1 SiH4+H2O2절연막을 P와 O의 산화반응으로 이루어진 도우프트 산화막으로 개질시키는 단계; 상기 도우프트 산화막상에 제2 SiH4+H2O2절연막을 형성하는 단계; 및 상기 제 2 SiH4+H2O2절연막상에 플라즈마 산화막을 형성하는 단계포함하여 이루어짐을 특징으로 한다.The present invention for achieving the above object is a first step of forming a protective film on the semiconductor substrate formed with a plurality of fine patterns; Forming a first SiH 4 + H 2 O 2 insulating film on the passivation layer using a SiH 4 + H 2 O 2 reaction source to fill the fine patterns; Sequentially implanting P and O 2 ions into the first SiH 4 + H 2 O 2 insulating film; Heat treating at 350 ° C. to 800 ° C. to modify the first SiH 4 + H 2 O 2 insulating film to a doped oxide film formed by oxidation of P and O; Forming a second SiH 4 + H 2 O 2 insulating film on the doped oxide film; And forming a plasma oxide film on the second SiH 4 + H 2 O 2 insulating film.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2a 내지 2c에 본 발명에 의한 반도체소자의 층간절연막 평탄화방법을 나타내었다.2A to 2C show an interlayer insulating film planarization method of a semiconductor device according to the present invention.
먼저, 도 2a는 저온, 저압에서의 SiH4+H2O2산화막 형성, 좁은 패턴 매립, 이온주입 및 열공정을 설명하기 위한 단면도로서, 초미세 도전층 패턴(2)이 형성된 반도체기판(1)상에 550℃∼800℃의 온도, 1mTorr∼760Torr의 압력, SiH4, TEOS, O2, O3, N2O 가스분위기의 CVD장비에서 보호산화막을 형성하거나 또는 NH3가스를 이용하여 질화막 내지 질화산화막(3-1)을 100Å이상의 두께로 형성한다.First, FIG. 2A is a cross-sectional view illustrating a SiH 4 + H 2 O 2 oxide film formation, a narrow pattern embedding, ion implantation, and a thermal process at low temperature and low pressure, and the semiconductor substrate 1 having the ultra fine conductive layer pattern 2 formed thereon. At the temperature of 550 ℃ ~ 800 ℃, 1mTorr ~ 760Torr, SiH 4 , TEOS, O 2 , O 3 , N 2 O gas atmosphere CVD equipment to form a protective oxide film or using a nitride film using NH 3 gas To nitride oxide film 3-1 is formed to a thickness of 100 kPa or more.
이어서 후속 산화막 형성시 질화산화막과의 접착력 향상을 위하여 일정두께의 질화산화막(3-2)을 SiH4, N2O가스를 사용하여 300∼400℃에서 플라즈마 증착방법으로 형성하거나, 산소를 함유한 N2O 또는 O2를 사용하여 플라즈마 처리를 실시한다. 이때, 플라즈마 처리는 300W이상의 파워로 20초 이상 실시한다.Subsequently, a nitride oxide film 3-2 having a predetermined thickness was formed by using a plasma deposition method at 300 to 400 ° C. using SiH 4 , N 2 O gas, or oxygen-containing film to improve adhesion to the nitride oxide film during subsequent oxide film formation. Plasma treatment is performed using N 2 O or O 2 . At this time, the plasma treatment is performed for 20 seconds or more with a power of 300 W or more.
이어서 화학적기상증착법(CVD), 즉 SiH4+H2O2반응소스를 이용하여 -10℃에서 50℃ 사이의 저온, 수 Torr의 저압, 예컨대 100Torr 이하의 저압하에서 상기 초미세 도전층 패턴(2) 사이를 매립하는 언도프트절연막으로서 제 1 SiH4+H2O2절연막(4-1)을 형성하는 바, 예컨대 2000Å 이하의 두께로 얇게 형성하여 초미세 패턴 사이를 매립한다.Subsequently, using the chemical vapor deposition (CVD), i.e., SiH 4 + H 2 O 2 reaction source, the ultra-conductive layer pattern (2) at a low temperature of -10 ° C to 50 ° C, a low pressure of several Torr, for example, a low pressure of 100 Torr or less The first SiH 4 + H 2 O 2 insulating film 4-1 is formed as an undoped insulating film to fill the gaps between the two layers.
이어서 상기 제 1 SiH4+H2O2절연막(4-1)의 전면에 P와 O2소스를 이온주입하는 바, P이온은 에너지 30KeV∼50KeV, 도우즈 1×1015∼1×1017ions/cm2의 조건으로 이온주입하고, O2이온은 20KeV∼50KeV, 도우즈 1×1015∼1×1017ions/cm2의 조건으로 이온주입한다. 이 때, P 이온 및 O2이온주입시 에너지와 도우즈량을 조절하므로써 후속 열처리후 제1 SiH4+H2O2절연막(4-1)의 깊은 부분에 잔류하는 수분을 충분히 산화시킬 수 있다. 한편, 이온주입 시간은 30초∼1분동안 이루어지나, 이러한 시간에국한되지 않는다.Subsequently, P and O 2 sources are ion-implanted on the entire surface of the first SiH 4 + H 2 O 2 insulating film 4-1, whereby P ions have energy of 30 KeV to 50 KeV and doses of 1 × 10 15 to 1 × 10 17. Ions are implanted under the condition of ions / cm 2 , and O 2 ions are implanted under the conditions of 20 KeV to 50 KeV and doses of 1 × 10 15 to 1 × 10 17 ions / cm 2 . At this time, by controlling the amount of energy and dose during the implantation of P ions and O 2 ions, it is possible to sufficiently oxidize the moisture remaining in the deep portion of the first SiH 4 + H 2 O 2 insulating film 4-1 after the subsequent heat treatment. On the other hand, the ion implantation time is 30 seconds to 1 minute, but is not limited to this time.
이어서 350℃∼800℃에서 O2, N2, O3, N2O 또는 O2+H2, 또는 불활성가스 분위기에서 열처리하여 제 1 SiH4+H2O2절연막(4-1)을 P와 O의 산화반응으로 이루어진 산화막 P2O 산화막(4-1)으로 개질시킨다. 이하 도면부호 4-1은 P2O 산화막이라 하며, P2O 산화막한다.Subsequently, heat treatment is performed at 350 ° C. to 800 ° C. in O 2 , N 2 , O 3 , N 2 O or O 2 + H 2 , or in an inert gas atmosphere to form the first SiH 4 + H 2 O 2 insulating film 4-1. The oxide film P 2 O oxide film 4-1 formed by the oxidation reaction between and O is modified. Reference numeral 4-1 denotes a P 2 O oxide film, which is referred to as a P 2 O oxide film.
통상적으로 SiH4+H2O2반응소스를 이용한 언도프트 절연막은 막내에 다량의 수분이 함유되어 있지만, P와 O2를 이온주입한 후 열처리하면 막 표면의 수분은 외부로 방출되고 막 깊은 곳의 잔류하는 수분(H2O)과 도핑 원소(P,O)들이 반응하여 추가로 산화되므로써 막내 수분을 감소시키고, 또한 도핑원소들간 산화반응하므로써 부피가 큰 산화막(P2O)으로 개질되므로 막질을 치밀화시키고 막내 P은 이동성 이온을 포획하여 막의 신뢰성을 증대시킨다.In general, the undoped insulating film using the SiH 4 + H 2 O 2 reaction source contains a large amount of moisture in the film, but when P and O 2 are ion implanted and heat treated, the moisture on the surface of the film is released to the outside and deep in the film. Residual moisture (H 2 O) and the doping elements (P, O) react with each other to reduce the moisture in the film by further oxidizing, and also reformed into a bulky oxide film (P 2 O) by the oxidation reaction between the doping elements. Densifies and P in the membrane traps mobile ions, increasing the membrane's reliability.
이어서 도 2b를 참조하면, 열처리된 P2O 산화막(4-1) 상부에 후속 평탄화를 위하여 추가로 플라즈마 처리를 행한다. 이때, 플라즈마 처리는 O2또는 N2O를 사용하여 20초 이상 실시한다.Next, referring to FIG. 2B, a plasma treatment is further performed on the heat-treated P 2 O oxide film 4-1 for subsequent planarization. At this time, the plasma treatment is performed for 20 seconds or more using O 2 or N 2 O.
계속해서, P2O 산화막(4-1)상에 SiH4+H2O2반응소스를 이용한 제 2 SiH4+H2O2절연막(4-2)을 -10℃에서 50℃사이의 저온에서 1000Å 이상의 두께로 증착하고, 동일장비에서 연속으로 SiH4, N2O 가스를 사용하여 300∼400℃에서 상기 제 2 SiH4+H2O2절연막(4-2)상에 플라즈마 산화막(5-1)을 1000Å이상의 두께로 형성한다. 계속해서, O2, N2, O3, N2O 또는 H2O2의 혼합가스 분위기에서 350∼700℃에서 10분 이상 열처리를 행한다. 이때, 상기 P2O 산화막(4-1) 상부에 플라즈마 산화막(5-1)을 두껍게 증착하고 열처리없이 화학적기계적연마(CMP)공정으로 연마하여 평탄화하는 방법을 적용해도 무방하다.Subsequently, on the P 2 O oxide film 4-1, the second SiH 4 + H 2 O 2 insulating film 4-2 using the SiH 4 + H 2 O 2 reaction source was low temperature between -10 ° C and 50 ° C. Is deposited to a thickness of 1000 플라즈마 or more, and the plasma oxide film 5 is deposited on the second SiH 4 + H 2 O 2 insulating film 4-2 at 300 to 400 ° C. using SiH 4 and N 2 O gas continuously in the same equipment. -1) is formed to a thickness of 1000Å or more. Subsequently, heat treatment is performed for 10 minutes or more at 350 to 700 ° C. in a mixed gas atmosphere of O 2 , N 2 , O 3 , N 2 O or H 2 O 2 . At this time, the plasma oxide film 5-1 may be thickly deposited on the P 2 O oxide film 4-1, and the method may be applied by polishing by a chemical mechanical polishing (CMP) process without heat treatment.
다음에 도 2c는 플라즈마산화막(5-1), 제 2 SiH4+H2O2절연막(4-2), P2O 산화막(4-1)을 선택적으로 식각하여 콘택을 형성하고, 습식식각용액을 이용하여 세정한 상태의 콘택(6-1) 단면도로서, 이온주입 및 열처리에 의해 초미세 패턴사이의 P2O 산화막(4-1)이 손상되지 않고 치밀화되어 양호한 콘택 측벽이 생성된 상태를 나타내었다.Next, in FIG. 2C, a plasma oxide film 5-1, a second SiH 4 + H 2 O 2 insulating film 4-2, and a P 2 O oxide film 4-1 are selectively etched to form a contact, and wet etching is performed. A cross-sectional view of the contact 6-1 in a state of cleaning with a solution, in which the P 2 O oxide film 4-1 between the ultrafine patterns is densified without damage by ion implantation and heat treatment, thereby forming a good contact sidewall. Indicated.
상술한 바와 같이 본 발명은 초미세 패턴 매립 특성 및 자체 유동특성을 나타내는 SiH4+H2O2반응소스를 이용하여 -10℃에서 50℃ 사이의 저온, 저압에서 초미세 패턴 사이를 매립하는 언도프트 층간절연막을 형성하고, 패턴 사이의 막질 치밀화와 이동성 이온의 이동을 포획하기 위한 도핑방법으로, P소스와 O2소스를 순차적으로 층간절연막 내부에 이온주입한 후 350-800℃에서 열처리하여 얕은 접합을 파괴하지 않고 추가적인 산화를 진행시켜 좁은 패턴 사이의 막을 치밀화하고 좁은 패턴 사이의 매립특성이 우수한 P도핑 층간절연막을 형성한다.As described above, the present invention utilizes a SiH 4 + H 2 O 2 reaction source exhibiting ultrafine pattern embedding characteristics and self-flow characteristics, and is used to fill between ultrafine patterns at low and low pressures between -10 ° C and 50 ° C. A dopant method for forming a layered interlayer insulating film and capturing densification and movement of mobile ions between patterns. The P source and the O 2 source are sequentially implanted into the interlayer insulating film, followed by heat treatment at 350-800 ° C. Further oxidation is performed without destroying the junction to densify the film between the narrow patterns and form a P-doped interlayer insulating film having excellent buried characteristics between the narrow patterns.
이와 같이 패턴 사이의 언도우프트 절연막에 주입된 P와 O2이온의 산화에 의해 함유된 수분을 산화시켜 치밀한 산화막을 전환시키고, 부피가 큰 포스포러스 산화막중의 P는 이동성 이온을 포획할 수 있게 되어 디바이스의 신뢰성을 증진시킨다.Thus, by oxidizing P and O 2 ions injected into the undoped insulating film between the patterns, the moisture contained is oxidized to convert the dense oxide film, and the P in the bulky phosphorus oxide film can capture mobile ions. To improve the reliability of the device.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
본 발명에 의하면, 초미세 패턴 사이의 층간절연막의 막질을 개선할 수 있고, 저온 평탄화공정에 의해 얕은 접합 파괴를 억제할 수 있으며, 좁은 패턴 사이의 매립특성을 향상시킬 수 있다.According to the present invention, the film quality of the interlayer insulating film between the ultrafine patterns can be improved, the shallow junction breakdown can be suppressed by the low temperature planarization process, and the buried characteristics between the narrow patterns can be improved.
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