KR100956595B1 - Fabricating method of protecting tungsten contamination in semiconductor device - Google Patents
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- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 60
- 239000010937 tungsten Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 55
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000011109 contamination Methods 0.000 title abstract description 23
- 230000003647 oxidation Effects 0.000 claims abstract description 22
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 230000001681 protective effect Effects 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 25
- 229920005591 polysilicon Polymers 0.000 abstract description 24
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000000059 patterning Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- -1 tungsten nitride Chemical class 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000010943 off-gassing Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- UCNYTDGALYCILJ-UHFFFAOYSA-N C(C)[W](CC)(CC)CC Chemical compound C(C)[W](CC)(CC)CC UCNYTDGALYCILJ-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910019974 CrSi Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 210000004692 intercellular junction Anatomy 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은 텅스텐과 폴리실리콘이 적층된 구조의 게이트 전극을 사용하는 반도체 소자에서 텅스텐 오염을 방지한 반도체 소자의 제조방법에 관한 것이다. 이를 위한 본 발명은, 텅스텐을 포함하는 다층 구조의 게이트 스택을 기판상에 형성하는 단계; 상기 게이트 스택을 감싸는 저온 테오스 산화막을 형성하는 단계; 선택적 산화공정을 실시하는 단계; 및 상기 저온 테오스 산화막 상에 상기 게이트 스택을 감싼느 게이트 보호질화막을 형성하는 단계를 포함하여 이루어진다.The present invention relates to a method for manufacturing a semiconductor device in which tungsten contamination is prevented in a semiconductor device using a gate electrode having a structure in which tungsten and polysilicon are laminated. To this end, the present invention comprises the steps of forming a gate stack of a multi-layer structure comprising a tungsten on a substrate; Forming a low temperature theos oxide film surrounding the gate stack; Performing a selective oxidation process; And forming a gate protective nitride film surrounding the gate stack on the low temperature theos oxide film.
텅스텐 오염, 게이트 보호 질화막, 테오스 산화막, 게이트Tungsten Contamination, Gate Protection Nitride, Theos Oxide, Gate
Description
도1은 종래기술에 따라 텅스텐 오염을 방지하기 위한 반도체 소자의 제조방법을 도시한 단면도,1 is a cross-sectional view showing a method for manufacturing a semiconductor device for preventing tungsten contamination according to the prior art;
도2a 내지 도2c는 본 발명의 일실시예에 따라 텅스텐 오염을 방지한 반도체 소자 제조방법을 도시한 공정단면도,
2A through 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device in which tungsten contamination is prevented according to an embodiment of the present invention;
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
20 : 기판20: substrate
21 : 트렌치 소자분리막21: trench isolation film
22 : 게이트 폴리실리콘22: gate polysilicon
23 : 텅스텐23: tungsten
24 : 하드마스크 질화막24: hard mask nitride film
25 : PE TEOS 산화막25: PE TEOS oxide film
26 : 선택적 산화막26: selective oxide film
27 : 게이트 보호 질화막27: gate protection nitride film
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 저 저항을 갖는 다층구조의 게이트 전극을 채용하는 반도체 소자에 있어서, 선택산화 공정시 발생하는 텅스텐 오염을 근본적으로 차단한 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, in a semiconductor device employing a gate electrode having a multi-layer structure having low resistance, the invention essentially blocks tungsten contamination generated during the selective oxidation process.
현재, 소자의 집적도가 증가함에 따라 게이트 전극의 저 저항을 확보하기 위해, 텅스텐과 같은 고융점 금속과 폴리실리콘이 적층된 게이트 구조를 채택하고 있다. Currently, in order to secure a low resistance of the gate electrode as the degree of integration of the device increases, a gate structure in which a high melting point metal such as tungsten and polysilicon are laminated is adopted.
이와같이 텅스텐/텅스텐 질화막/폴리실리콘이 적층된 구조의 게이트 전극을 채용하는 디램(DRAM) 소자에서는 데이터 보유 시간(Data Retention Time)의 저하를 방지하고, 리프레쉬 특성을 향상시키기 위해서는 적절한 GIDL(Gate Induced Drain Leakage) 특성을 확보하여야 한다.As described above, in DRAM devices employing a tungsten / tungsten nitride film / polysilicon stacked gate electrode, a proper GIDL (Gate Induced Drain) is used to prevent a reduction in data retention time and to improve refresh characteristics. Leakage characteristics should be secured.
이러한 GIDL 특성을 확보하기 위해서는 텅스텐/폴리실리콘에 대한 선택적 산화공정이 반드시 필요하지만, 선택적 산화공정시에는 텅스텐과 H2O의 반응으로 WH2O4 라는 텅스텐 증기(vapor)가 발생하고, 이 텅스텐 증기에 의해 선택산화 장비와 웨이퍼 표면이 오염되는 텅스텐 오염이 발생하는 문제가 있었다.In order to secure such GIDL characteristics, a selective oxidation process for tungsten / polysilicon is necessary, but during the selective oxidation process, a tungsten vapor called WH 2 O 4 is generated by the reaction of tungsten and H 2 O. There was a problem in that tungsten contamination, in which the selective oxidation equipment and the wafer surface are contaminated by steam, occurs.
이와같은 텅스텐 오염은 게이트 채널이나 셀 접합(cell junction)영역에 계면함정이나 WSix 와 같은 결함(defect) 등을 발생시키며, 이들 결함에 의해 누설전 류가 증가하여 DRAM 소자의 리프레쉬(refresh) 특성이 저하되는 결과를 가져온다.Such tungsten contamination causes interfacial traps or defects such as WSi x in the gate channel or cell junction region, and the leakage current increases due to these defects, resulting in refreshing characteristics of DRAM devices. This results in deterioration.
따라서, 이와같은 텅스텐 오염을 막는 것이 중요한 이슈가 되었으며, 이하에서는 도1을 참조하여 텅스텐 오염을 막기위한 종래의 기술을 설명한다.Therefore, preventing such tungsten contamination has become an important issue. Hereinafter, a conventional technique for preventing tungsten contamination will be described with reference to FIG.
먼저, 도1에 도시된 바와같이 반도체 기판(10) 상에 소자분리를 위한 트렌치 소자분리막(11)을 형성한 후, 게이트 산화막(미도시) 및 게이트 폴리실리콘(12)을 적층하여 형성한다.First, as shown in FIG. 1, after forming the
다음으로 게이트 폴리실리콘(12) 상부에 배리어막(미도시)이 형성되는데, 배리어막은 후속으로 증착될 금속막(예를 들면, 텅스텐)과 게이트 폴리실리콘(12) 사이의 물질확산을 방지하는 역할을 하며 텅스텐 질화막, 실리콘 질화막 등이 사용된다.Next, a barrier film (not shown) is formed on the
이어서, 배리어막(미도시) 상에 텅스텐(13)과 같은 고융점 금속을 증착한 후, 텅스텐막 상에 플라즈마 여기(plasma enhanced) 실리콘질화막 등으로 구성된 하드마스크(14)를 증착하고 패터닝 공정을 수행하여 게이트 전극을 완성한다.Subsequently, after depositing a high melting point metal such as
이어서, 게이트 전극을 형성하기 위한 패터닝 공정에서 손상된 게이트 산화막 등을 복구해 주기 위해 선택적 산화공정(selective oxidation)이 진행된다. 즉, 측벽이 드러난 텅스텐(13)과 폴리실리콘(12) 및 실리콘 기판(10)을 선택적으로 산화하여 게이트 폴리실리콘(12) 아래의 모서리 부분에 게이트 버즈 비크(gate bird's beak)와 같은 선택적 산화막(15)을 형성시켜 준다.Subsequently, a selective oxidation process is performed to recover a damaged gate oxide film or the like in the patterning process for forming the gate electrode. That is, a selective oxide film such as a gate bird's beak is formed at a corner portion under the
다음으로 이와같은 선택적 산화공정에서 발생한 텅스텐 오염을 제거하기 위해, 황산계 화학용액이나 또는 불산계열 용액을 이용한 세정처리가 실시되는데, 이 와같은 세정처리를 통해 텅스텐 오염수치를 2 order 정도 낮출수 있으나, 오염되지 않은 경우와 비교하면 여전히 2 order 정도 높은 수치를 유지하고 있다.Next, in order to remove the tungsten contamination generated by the selective oxidation process, a cleaning process using a sulfuric acid chemical solution or a hydrofluoric acid solution is performed. Such a cleaning process can lower the tungsten contamination level by about 2 orders. However, the level is still 2 orders of magnitude higher than uncontaminated.
이어서, 후속공정에서 텅스텐의 이상산화를 방지하기 위하여, 게이트 전극을 둘러싸는 게이트 보호 질화막(gate sealing nitride)(16)을 증착하는데, 이러한 게이트 보호 질화막 증착공정중에서도, 증착전 열 이력(thermal budget)에 의해 추가적인 텅스텐 오염이 발생하고 있느나, 게이트 보호 질화막이 바로 증착됨으로써 오염된 텅스텐이 그대로 표면에 잔존하게 되어 후속 고온 열공정시 텅스텐에 의한 채널 오염이나, 접합에서의 문제를 야기시킬 수 있다.Subsequently, a
따라서, 텅스텐과 H2O 의 반응을 근본적으로 차단하여 텅스텐 오염을 방지시킬 수 있는 방법이 요구되고 있다.
Therefore, there is a need for a method that can fundamentally block the reaction between tungsten and H 2 O to prevent tungsten contamination.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 테오스(TEOS)계 실리콘 산화막을 이용하여 게이트 전극을 감싼 후에 선택적 산화공정을 진행함으로써 텅스텐 오염을 방지한 반도체 소자의 제조방법을 제공함을 그 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a method of manufacturing a semiconductor device which prevents tungsten contamination by performing a selective oxidation process after wrapping a gate electrode using a TEOS silicon oxide film. The purpose.
상기한 목적을 달성하기 위한 본 발명은, 텅스텐을 포함하는 다층 구조의 게이트 스택을 기판상에 형성하는 단계; 상기 게이트 스택을 감싸는 저온 테오스 산화막을 형성하는 단계; 선택적 산화공정을 실시하는 단계; 및 상기 저온 테오스 산화막 상에 상기 게이트 스택을 감싼느 게이트 보호질화막을 형성하는 단계를 포함하여 이루어진다.The present invention for achieving the above object comprises the steps of forming a gate stack of a multi-layer structure comprising tungsten on a substrate; Forming a low temperature theos oxide film surrounding the gate stack; Performing a selective oxidation process; And forming a gate protective nitride film surrounding the gate stack on the low temperature theos oxide film.
본 발명은 저저항 게이트 전극인 텅스텐/텅스텐 질화막/폴리실리콘 적층 구조의 게이트 전극을 채용하는 0.10㎛ 급 이하의 기가급 메모리 소자에 있어서, 텅스텐 아웃개싱(out gassing)이 일어나지 않는 테오스(Tetra Ethyl Ortho Silicate : TEOS)막 계열의 저온 플라즈마 여기 실리콘 산화막을 이용하여 패터닝된 게이트 전극을 감싼 후에 선택적 산화공정, 세정공정 및 게이트 보호질화막 형성공정을 진행함으로써 텅스텐 오염을 방지한 발명이다.In the present invention, a low-resistance gate electrode of a tungsten / tungsten nitride film / polysilicon stacked structure, which employs a gate electrode of 0.10 탆 or less, a giga-class memory device having no tungsten outgassing (Tetra Ethyl) Tungsten contamination is prevented by wrapping a patterned gate electrode using an ortho-silicate (TEOS) film-based low-temperature plasma excited silicon oxide film, followed by a selective oxidation process, a cleaning process, and a gate protective nitride film forming process.
또한, 본 발명에 따라 테오스 산화막을 추가로 증착하게 되면, 플라즈마 여기 테오스 산화막의 나쁜 단차피복성을 이용하여 게이트 패턴닝 공정에서 손실된 하드마스크의 두께를 보상해 줄수도 있어 후속 랜딩 플러그 콘택을 형성하기 위한 자기정렬 콘택(Self Aligned Contact : SAC)공정에 대한 마진을 향상시킬 수도 있다.In addition, according to the present invention, further deposition of the theos oxide film may compensate for the thickness of the hard mask lost in the gate patterning process by using the poor step coverage of the plasma-excited theos oxide film. It is also possible to improve the margin for the Self Aligned Contact (SAC) process to form a.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2a 내지 도2c는 본 발명의 일실시예에 따른 반도체 소자 제조방법을 도시한 도면으로 이를 참조하여 본 발명의 일실시예를 설명한다.2A to 2C illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention, with reference to the drawings. FIG.
먼저, 도2a에 도시된 바와같이 반도체 기판(20) 상에 소자분리를 위한 트렌 치 소자분리막(21)을 형성한 후, 게이트 산화막(미도시) 및 게이트 폴리실리콘(22)을 적층하여 형성한다.First, as shown in FIG. 2A, a
다음으로 게이트 폴리실리콘(22) 상부에 배리어막(미도시)이 형성되는데, 배리어막은 후속으로 증착될 금속막(예를 들면, 텅스텐)과 게이트 폴리실리콘(22) 사이의 물질확산을 방지하는 역할을 하며 텅스텐 질화막, 실리콘 질화막 등이 사용된다.Next, a barrier film (not shown) is formed on the
이어서, 배리어막(미도시) 상에 텅스텐(23)과 같은 고융점 금속을 증착한 후, 텅스텐막(23) 상에 플라즈마 여기(plasma enhanced) 실리콘질화막 또는 저압(Low Pressure) 실리콘 질화막 등으로 구성된 하드마스크(24)를 증착한다. Subsequently, a high melting point metal such as
이어서, 하드마스크 질화막(24) 상에 반사방지막(Anti Reflection Layer : ARC)으로 사용되는 실리콘산화질화막(SiON) 필름을 증착한다, 도2a에는 반사방지막은 도시되어 있지 않다.Subsequently, a silicon oxynitride film (SiON) film used as an anti reflection layer (ARC) is deposited on the hard
다음으로 반사방지막 상에 포토레지스트(미도시)를 도포하고 적절한 노광/현상 공정을 통해 상기 포토레지스트를 일정부분 제거한 후, 제거된 포토레지스트를 마스크로 하여, 반사방지막 및 하드마스크(24)를 식각한다. 다음으로 잔존한 포토레지스트를 제거하는 PR strip 공정 및 후세정을 실시한다. Next, a photoresist (not shown) is applied on the antireflection film, and the photoresist is partially removed through an appropriate exposure / development process. The antireflection film and the
이어서, 식각된 반사방지막과 하드마스크(24)를 식각마스크로 하여, 텅스텐막(23), 배리어막(미도시), 폴리실리콘(22)을 차례로 식각하여 게이트 전극을 패터닝한다.Subsequently, using the etched antireflection film and the
이와같은 게이트 전극 패터닝 이후에, 패터닝 공정에서 입은 게이트 엣지 손 상(gate edge damage)을 보상해 주기 위해 선택적 산화공정이 진행되는데, 본 발명에서는 이와같은 선택적 산화공정 전에 테오스 계열 산화막(25)으로 게이트 전극을 둘러싸는 공정이 선행된다.After such gate electrode patterning, a selective oxidation process is performed to compensate for gate edge damage incurred in the patterning process. The process of enclosing the gate electrode is preceded.
즉, 게이트 패터닝 공정이후에, 200 ∼ 500℃ 의 저온과 10 ∼ 20 torr 정도의 진공분위기에서 10 ∼ 10000 watt 의 RF 파워를 이용하여, 게이트 전극을 둘러싸는 플라즈마 여기 실리콘산화막(25)을 20 ∼ 500Å 의 두께로 형성한다. 이때, 플라즈마 여기 실리콘산화막(25)은 산소 없이 100sccm ∼ 10slm 의 유량을 갖는 TEOS 소스만을 이용하여 형성된다.That is, after the gate patterning process, the plasma-excited
이와같이 산소 없이 TEOS 소스만을 이용하여 형성된 플라즈마 여기 실리콘산화막(25)은 앞으로 테오스 산화막이라 칭하기로 하며 이러한, 테오스 산화막(25)은 텅스텐 아웃개싱(out gassing)을 차단할 수 있으므로, 후속 선택산화공정시 텅스텐과 H2O 의 직접 반응으로 생성되는 텅스텐 증기(WH2O4)의 발생을 차단할 수 있다.As such, the plasma excited
또한, 본 발명의 일실시예에 따른 테오스 산화막(25)은 단차피복성이 좋지 않기 때문에, 이를 이용하면 후속 LPC SAC 공정에서의 여유도를 증가시킬 수 있다.In addition, since the
즉, 테오스 산화막(25)의 단차피복성을 10 ∼ 60％ 로 하여 증착하면, 게이트 스택(stack) 구조의 상부에만 테오스 산화막이 두껍게 증착되므로(도2a 참조), 게이트 패터닝 공정에서 손실된 하드마스크(24)의 두께를 보상해 줄수 있어 후속 LPC(Landing Plug Contact) SAC(Self Aligned Contact) 공정에서의 마진을 향상시킬 수 있다.
In other words, if the step coverage of the
또한, 실리콘 질화막을 게이트 스페이서로 사용하는 구조의 소자에 본 발명을 적용하면, 본 발명의 일실시예에 따라 형성된 테오스 산화막은 실리콘 질화막 스페이서의 스트레스를 풀어주는 효과가 있기 때문에 소자의 리프레쉬 특성을 향상시키는데 도움을 줄 수 있다.In addition, when the present invention is applied to a device having a silicon nitride film as a gate spacer, the teos oxide film formed according to an embodiment of the present invention has an effect of relieving stress of the silicon nitride film spacer, thereby improving the refresh characteristics of the device. Can help improve
다음으로 도2b에 도시된 바와같이 선택적 산화공정(selective oxidation)이 진행된다. 즉, 테오스 산화막(25)으로 둘러싸인 텅스텐(23)과 폴리실리콘(22) 및 실리콘 기판(20)을 선택적으로 산화하여 게이트 폴리실리콘(22) 아래의 모서리 부분에 게이트 버즈 비크(gate bird's beak)와 같은 선택적 산화막(26)이 형성된다.Next, as shown in FIG. 2B, a selective oxidation process is performed. That is, the
이러한 선택적 산화공정은 Wet vapor(H2O) 발생장치가 장착된 급속 열처리 방식(Rapid Thermal Process)의 장비에서 실시되며, 800 ∼ 1000℃ 의 온도에서 Wet vapor(H2O)와 H2 가스의 혼합비율을 0.01 ∼ 1.0로 하여 1초 내지 600초 동안의 시간동안 수행되어, 1 ∼ 100Å의 두께를 갖는 선택적 산화막(26)을 형성한다.This selective oxidation process is carried out in a rapid thermal process equipment equipped with a wet vapor (H 2 O) generator, and the wet vapor (H 2 O) and H 2 gas at a temperature of 800 ~ 1000 ℃ The mixing ratio is set to 0.01 to 1.0, and is performed for 1 to 600 seconds to form a
이어서, 선택적 산화공정에서 발생했을 수도 있는 텅스텐 오염을 제거하기 위해, 황산계 화학용액이나 또는 불산계열 용액을 이용한 세정처리가 실시된다.Subsequently, in order to remove the tungsten contamination which may have occurred in the selective oxidation process, a washing treatment using a sulfuric acid chemical solution or a hydrofluoric acid solution is performed.
다음으로 도2c에 도시된 바와같이 텅스텐의 이상산화를 방지하기 위하여, 저압화학기상증착법(Low Pressure Chemical Vapor Deposition : LPCVD)을 이용하여 30 ∼ 500Å 의 두께를 갖는 게이트 보호 질화막(gate sealing nitride)(27)을 증착한다.Next, in order to prevent abnormal oxidation of tungsten, as shown in FIG. 2C, a gate sealing nitride film having a thickness of 30 to 500 kW using low pressure chemical vapor deposition (LPCVD) ( 27).
본 발명의 일실시예에서는 선택적 산화공정 전에, 게이트 스택을 감싸주고 있는 테오스 산화막(25)을 추가로 형성하고 있기 때문에, 게이트 보호 질화막 증착전 열 이력(thermal budget)에 의해 추가적인 텅스텐 오염을 방지할 수 있다. In the exemplary embodiment of the present invention, since the
또한, 텅스텐 오염이 그대로 표면에 잔존한 채로 게이트 보호 질화막(27)이 바로 증착됨으로써 발생할 수 있었던 종래의 문제 역시 해결할 수 있다.In addition, the conventional problem that may occur by directly depositing the gate
그리고, 본 발명의 일실시예에서는 텅스텐/텅스텐 질화막/폴리실리콘이 적층된 구조의 게이트 전극을 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않고 텅스텐 실리사이드(WSix)/폴리실리콘, 코발트 실리사이드(CoSix)/폴리실리콘, 니켈(NiSix)실리사이드/폴리실리콘, 크롬(CrSix)실리사이드/폴리실리콘, 티타늄실리사이드 (TiSix)/폴리실리콘 등의 폴리사이드(polycide) 구조의 게이트 전극에도 적용될 수 있으며, 또한 폴리실리콘 대신에 poly-Si1-xGex 를 사용할 수도 있다.In addition, in one embodiment of the present invention, a gate electrode having a structure in which tungsten / tungsten nitride film / polysilicon is laminated is described as an example, but the present invention is not limited thereto, and tungsten silicide (WSi x ) / polysilicon and cobalt silicide (CoSi) are described. x ) / polysilicon, nickel (NiSi x ) silicide / polysilicon, chromium (CrSi x ) silicide / polysilicon, titanium silicide (TiSi x ) / polysilicon, such as polycide gate electrode, In addition, poly-Si 1-x Ge x may be used instead of polysilicon.
본 발명에 의해 형성된 플라즈마 여기 테오스 산화막은 선택산화공정시 발생하는 텅스텐과 H2O의 직접 반응에 의한 텅스텐 증기생성과 텅스텐 아웃개싱을 막아 텅스텐 오염을 근본적으로 차단할 수 있다. 따라서 텅스텐 오염으로 인한 게이트 산화막의 특성열화와 접합 누설전류를 감소시킬 수 있어 디램 소자의 데이터 보유 능력을 극대화할 수 있어 소자의 특성 및 수율을 향상시킬 수 있다.The plasma-excited theos oxide film formed by the present invention can fundamentally block tungsten contamination by preventing tungsten vapor generation and tungsten outgassing by the direct reaction of tungsten and H 2 O generated during the selective oxidation process. Therefore, deterioration of the gate oxide film and junction leakage current due to tungsten contamination can be reduced, thereby maximizing data retention capability of the DRAM device, thereby improving device characteristics and yield.
또한, 본 발명의 일실시예에 따라 형성된 테오스 산화막은 선택산화시에 텅스텐 증기에 의한 웨이퍼 내 두께 불균일도를 근본적으로 개선할 수 있으며, 후속 랜딩 플러그 콘택형성을 위한 자기정렬콘택 공정에서 공정마진을 향상시킬 수 있 다.In addition, the TEOS oxide film formed according to an embodiment of the present invention can fundamentally improve thickness nonuniformity in the wafer due to tungsten vapor during selective oxidation, and process margin in a self-aligned contact process for subsequent landing plug contact formation. Can be improved.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명을 적용하면, 텅스텐 오염을 근본적으로 차단할 수 있어 게이트 산화막의 특성열화와 접합 누설전류를 감소시킬 수 있어 디램 소자의 데이터 보유 능력을 극대화할 수 있어 소자의 특성 및 수율을 향상시킬 수 있는 효과가 있으며, 또한, 텅스텐 증기에 의한 웨이퍼 내 두께 불균일도를 근본적으로 개선할 수 있고 후속 랜딩 플러그 콘택형성을 위한 자기정렬콘택 공정에서 공정마진을 향상시킬 수 있는 효과가 있다.
By applying the present invention, it is possible to fundamentally block tungsten contamination, thereby deteriorating the characteristics of the gate oxide film and reducing the junction leakage current, thereby maximizing the data retention capability of the DRAM device, thereby improving the characteristics and yield of the device. In addition, it is possible to fundamentally improve the thickness unevenness in the wafer due to tungsten vapor and to improve the process margin in the self-aligned contact process for subsequent landing plug contact formation.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043111A KR100956595B1 (en) | 2003-06-30 | 2003-06-30 | Fabricating method of protecting tungsten contamination in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043111A KR100956595B1 (en) | 2003-06-30 | 2003-06-30 | Fabricating method of protecting tungsten contamination in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050002065A KR20050002065A (en) | 2005-01-07 |
| KR100956595B1 true KR100956595B1 (en) | 2010-05-11 |
Family
ID=37217624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030043111A KR100956595B1 (en) | 2003-06-30 | 2003-06-30 | Fabricating method of protecting tungsten contamination in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100956595B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100739964B1 (en) * | 2005-04-22 | 2007-07-16 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| KR100945868B1 (en) * | 2007-12-03 | 2010-03-05 | 주식회사 동부하이텍 | Method for fabricating a semiconductor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010067355A (en) * | 1999-10-26 | 2001-07-12 | 포만 제프리 엘 | Double polysilicon process for providing single chip high performance logic and compact embedded memory structure, and resulting chip structure |
| KR100312986B1 (en) | 1998-12-30 | 2002-01-12 | 박종섭 | Method for planarization inter dielectric layer in semiconductor device |
| KR20030000124A (en) * | 2001-06-22 | 2003-01-06 | 주식회사 하이닉스반도체 | Forming method for gate electrode of semiconductor device |
| KR20030002722A (en) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
-
2003
- 2003-06-30 KR KR1020030043111A patent/KR100956595B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312986B1 (en) | 1998-12-30 | 2002-01-12 | 박종섭 | Method for planarization inter dielectric layer in semiconductor device |
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| KR20030000124A (en) * | 2001-06-22 | 2003-01-06 | 주식회사 하이닉스반도체 | Forming method for gate electrode of semiconductor device |
| KR20030002722A (en) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
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|---|---|
| KR20050002065A (en) | 2005-01-07 |
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