KR100311059B1 - 반도체집적회로제조방법 - Google Patents

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Abstract

특히 SRAM 응용 분야에서 소스 및 드레인에 대한 콘택트를 형성하는데 적용할 수 있는 반도체 제조 방법을 개시한다. 유전체(예를 들면, 참조번호(127)) 및 그 위에 중첩되도록 놓여지는 폴리실리콘 전도체(예를 들면, 참조번호(131))를 형성하고 패터닝함으로써, 반도체 기판(예를 들면, 참조번호(123))이 노출된다. 실리사이드층(예를 들면, 참조번호(132))을 증착시킴으로써 폴리실리콘층(예를 들면, 참조번호(131)) 및 기판(예를 들면, 참조번호(123))이 접촉된다. 그 후 산화물 하드 마스크를 사용하여 실리사이드층(예를 들면, 참조번호(132))을 패터닝하여 기판(예를 들면, 참조번호(123))에 트렌치가 생길 염려없이 폴리실리콘층(예를 들면, 참조번호(131))과 기판 사이에 전기적 콘택트를 형성한다.

Description

반도체 집적 회로 제조 방법{INTEGRATED CIRCUIT}
제1도는 전형적인 SRAM을 도시한 회로도.
제2도 내지 제5도는 반도체 제조 공정의 고유의 문제를 예시하는 단면도.
제6도 내지 제18도는 본 발명의 예시적인 실시예에 대해 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
123 : 기판 125 : 도핑된 영역
127 : 유전체층 131 : 제1전도체
132 : 제2전도체 134 : 재료층
본 발명은 전반적으로 반도체 집적 회로의 제조 방법에 관한 것으로, 특히 소스 또는 드레인의 콘택트를 형성하는 방법에 관한 것이다.
전계 효과 트랜지스터를 사용하는 반도체 집적 회로의 제조에 있어서, 소스 또는 드레인 영역에 전기적 콘택트를 형성할 필요가 종종 있다. 지금까지 소스 또는 드레인 영역의 콘택트를 형성하기 위한 여러가지 기술 및 구조가 제안되어 왔었다.
스태틱 랜덤 액세스 메모리(SRAM)의 설계에 있어서, 통상 풀 다운 트랜지스터의 게이트에 액세스 트랜지스터의 소스/드레인을 접속시킬 필요가 있다. 예를 들면, 제1도에서, 참조번호(11, 13)으로 나타낸 접합부는 예를 들어 풀 다운 트랜지스터(15)의 게이트가 액세스 트랜지스터(19)의 소스/드레인에 접속되거나 혹은 풀 다운 트랜지스터(17)의 게이트가 액세스 트랜지스터(21)의 소스/드레인에 접속되는 예를 보여준다.
통상적으로, SRAM을 제조할 때는 접속부(11 또는 15)중의 하나를 소위 "폴리-1" 레벨에서 형성한다. 즉, 각 풀 다운 트랜지스터의 게이트를 형성하는 폴리실리콘을 액세스 트랜지스터의 소스/드레인 영역 위에서 패터닝함으로써, 다이렉트 콘택트(direct contact)를 형성한다. 그 밖의 다른 액세스/풀 다운 접속부는 더 높은 레벨(예를 들어, "폴리-2" 레벨 이상)의 집적 회로에서 종종 형성된다.
제2도 내지 제5도는 폴리실리콘 게이트를 소스/드레인 상에 직접 패터닝할 때 발생하는 문제를 도시한 것이다. 제2도에서, 참조번호(23)는 통상적으로 실리콘, 에피택셜 실리콘, 도핑된 실리콘 등일 수 있는 기판이다. 일반적으로, 기판이라 함은 다른 재료가 순차적으로 그 위에 형성되는 층 또는 재료를 일컫는다. 참조번호(25)는 제1도의 트랜지스터(19 또는 21)와 같은 액세스 트랜지스터의 소스 또는 드레인을 포함하는 접합 영역이다. 참조번호(27)는 통상적으로 이산화 실리콘(silicon dioxide) 또는 실리콘 옥시나이트라이드(siliconoxynitride)인 유전체층이다. 층(27)이 이산화 실리콘일 경우, 통상 약 100Å의 두께를 갖는다. 제3도에서, 층(27)이 패터닝되어 접합 영역(25)의 표면(29)이 노출된다. 제4도에서, 폴리실리콘층(31)은 접합 영역(25)의 노출면(29)을 덮도록 증착된 것이다. 폴리실리콘층(31)은 포토레지스트를 사용하여 패터닝하는 것이 좋다. 이어서, 포토레지스트(33)를 폴리실리콘층(31) 상에 증착하고 패터닝한다. 포토레지스트(33)의 에지(35)는 패터닝된 유전체층(27)의 에지 (37) 바로 위(혹은, 제4도에서 에지의 왼쪽)에 있는 것이 좋다.
포토레지스트(33)의 에지(35)가 약간 오정렬되면(그리고, 제4도에 도시한 바와 같이, 유전체층(27)의 에지(37)의 오른쪽으로 약간 빗나가면, 즉 에지(35)가 유전체층(27)의 에지(37)에 의해 규정된 개구 위에 있으면), 부식액으로 인한 폴리실리콘층(31)의 후속하는 노출로 인해 기판(23)의 접합 영역(25)에 트렌치가 생기게 된다. 이 트렌치는 접합 영역의 전기적 특성을 손상시기고, 최악의 경우에는 접합 영역(25)을 완전히 관통해 버릴 수도 있다. 따라서, 제4도 및 제5도의 예에서는 레지스트(33)의 패터닝된 에지(35)가 유전체층(27)의 패터닝된 에지(37)와 평행하게 위치되거나 혹은 그 왼쪽에 위치될 경우(즉, 에지(35)가 층(27) 위에 중첩될 경우), 이어지는 에칭 작업이 유전체층(27) 위에서 중단되어 접합 영역(25)을 손상시키지 않는 것을 나타낸 것이다. 그러나, 포토레지스트(33)의 패터닝된 에지(35)가 유전체층(27)의 패터닝된 에지(37)의 오른쪽에 위치할 경우, 제5도에 도시한 트렌치(39)가 발생될 수 있다.
이와 같은 트렌치 문제는 예를 들어, 기판 상에 기판의 일부를 노출시키는 패터닝된 유전체를 형성하고, 상기 패터닝된 유전체상에 기판과 접촉하지 않는 패터닝된 제1전도체를 형성하고, 상기 제1패터닝된 전도체 상에 제2전도체층을 형성하고, 상기 제2전도체상에 재료층을 형성하고, 상기 재료층을 패터닝하여 상기 재료층의 에지를 형성하고 상기 제2전도체의 일부를 노출시키며, 상기 제2전도체의 노출부를 에칭하는 본 발명에 의해 해소된다.
예를 들어, 제1전도체는 기판과 접촉하지 않도록 패터닝되는 폴리-1 전도체이다. 제2전도체는 상기 폴리-1 전도체와 기판을 접속시키는 실리사이드이다.
제6도에서, 참조번호(123)는 통상적으로 실리콘, 에피택셜 실리콘 또는 도핑된 실리콘일 수 있는 기판을 나타낸다. 도핑된 영역(125)은 예를 들면 확산 또는 이온 주입에 의해 형성될 수 있다. 또한, 도핑된 영역(125)은 후속하여 형성된 실리사이드층으로부터 도펀트를 인출함으로써 공정의 후기 단계에서 형성될 수 있다. 이해하기 쉽도록, 도핑된 영역(125)은 본 공정의 초기 단계에 도시한다. 층(127)은 전형적으로 약 100Å의 두께를 갖는 이산화 실리콘(실리콘 옥시나이트라이드도 가능)인 유전체층이다. 층(131)은 통상 약 1000Å의 두께를 갖는 폴리실리콘 등의 전도체인 것이 바람직하다. 예를 들어, 층(127) 및 층(131)은 반도체 집적 회로 공정의 초기 단계중에 형성된다. 층(127) 및 층(131)은 모두 집적 회로의 다른 부분 내에서, 게이트 산화물 및 게이트 전도체를 각각 포함할 수 있다.
제7도에서는 층(127) 및 층(131)이 패터닝되어 기판(123)의 표면(129)이 노출된 것을 나타낸다. 층(131)과 표면(129) 사이에 전기적 접속 영역을 형성하는 것이 요구된다.
제8도에서, 내화성 금속 실리사이드의 블랭킷층(예를 들면, 텅스텐 실리사이드(132))과, 유전체(134)(예를 들면, 플라즈마 강화된 TEOS 또는 BPTEOS)가 증착될 수 있다. 필요에 따라 층(134)이 형성되기 전에(또는 형성된 후에도), 실리사이드(132)를 이온 주입에 의해 도핑시킬 수 있다. 실리사이드(132)로부터 기판(123)으로 도펀트를 이동시키기 위해 어닐링을 수행함으로써, 접합 영역(125)(이해하기 쉽도록 제6도 이후부터 도시함)을 형성한다.
층(132) 및 층(134)은 이들 유전체의 패터닝된 에지가 유전체(131, 127)의 에지와 같은 직선상(또는 이들의 왼쪽)에 있도록 패터닝하는 것이 바람직하다. 즉, 제9도를 참조하면, 포토레지스트(135)를 증착하고 스핀시킨후, 포토레지스트(135)를 패터닝하여 에지(136)를 형성한다. 이상적으로는 에지(136)를 층(131) 및 층(127)의 에지(137)와 각각 일직선이 되게 한다. 에지(136)와 에지(137)가 일직선상에 있을 경우, 제10도를 참조하면, 층(134)이 에칭되어 하드 마스크가 형성되고, 이어서 하드 마스크의 도움으로 층(132)이 에칭되어 층(131) 및 층(127)의 에지(137)와 바로 인접하는 패터닝된 에지(139)를 갖는 패터닝된 전도체(138)가 형성될 수 있다.
제9도에 있어서, 불행하게도, 위치 정렬 허용 오차 때문에, 에지(136)가 층(131, 127)의 에지(137)와 정확히 일직선상에 있도록 포토레지스트(135)를 패터닝하는 것이 항상 가능한 것은 아니다. 때때로, 에지(136)는 에지(137)의 왼쪽에 위치할 수도 있고, 다른 경우에는 에지(136)가 에지(137)의 오른쪽에 위치할 수도 있다. 제9도에서, 에지(136)는 기판(123) 상의 개구를 규정하는 에지(137) 위에 있는 것으로 도시되어 있다.
제11도 및 제12도는 포토레지스트(135)의 에지(136)가 위치 오정렬 허용 오차로 인해 에지(137)의 왼쪽에 위치할 때 어떤 일이 발생하는지를 나타낸 도면이다. 즉, 포토레지스트(135)의 패터닝된 에지(136)는 기판(123) 상의 에지(137)에 의해 형성된 개구 위에 있지 않게 된다.
제11도 및 제12도에는, 레지스트(135)를 패터닝한 후, 이방성 에칭을 행함으로써, 제12도에 도시한 구조가 형성된다. 폴리실리콘층(131)이 실리사이드층(132) 및 유전체(134)와 함께 에칭됨을 알아야 한다. 필요에 따라 유전체(134)를 제거하기 위해 후속 공정이 행해질 수도 있다. 다른 에칭 방법으로서는(제11도 이후에 나타냄) 유전체(134)로 하드 마스크를 에칭한 후, 하드 마스크 기술을 사용하여 하부층(132, 131)을 에칭하는 방법이 있다.
제9, 10, 11, 12도에 도시한 경우에 있어서(즉, 포토레지스트 마스크의 에지가 층(127, 131)에 의해 규정된 개구의 에지 바깥쪽에 있거나 또는 일치하는 경우에 있어서), 제2도 내지 제5도에 도시한 보다 종래적인 공정을 행하더라도, 문제가 발생하지 않음을 알아야 한다. 그러나, 포토레지스트(135)의 규정 에지(136)가 층(127, 131)의 에지(137)에 의해 규정된 개구 위에 놓여지면, 제2도 내지 제5도에 도시한 기법을 사용하여 트렌치의 위험을 제거할 수는 없다. 그러나, 본 발명에 따르면 위치 오정렬이 너무 크지 않는 한 트렌치를 방지할 수 있게 된다.
제13도에서, 포토레지스트(135)의 에지(136)가 에지(137)의 내부쪽으로 약간 들어간 것에 주의해야 한다. 즉, 에지(136)는 에지(137)에 의해 규정된 기판(123) 위의 개구와 중첩하여 놓여진다. 제13도에서, 에지(136)는 실리사이드층(132)의 수직 측벽(150) 위에 중첩하여 놓여진다.
층(134, 132)의 에칭이 완료된 후에 제14도에 도시한 구조체가 얻어진다. 제14도의 예는(제5도에 도시한 경우와 달리) 실리사이드층(132)의 측벽부(150)가 트렌치로부터 기판(123)을 보호하고 있음을 나타내는 것에 주의해야 한다. 층(134, 132)을 에칭함으로써 폴리실리콘층(131)의 상부면(153)과 대략 평행하게 실리사이드(132)에 편평한 면(151)이 형성된다.
제15도는 에칭을 추가로 실행하여 도면 좌측의 폴리실리콘층(131)의 일부 및 유전체층(134)이 제거된 것을 도시한 것이다. 또한, 제15도는 측벽(150)으로 인해 기판의 트렌치가 방지되는 것을 나타낸 도면이다.
제13도 내지 제15도에 도시한 것보다 약간 더 큰 오정렬도 허용될 수 있다. 제16도, 제17도 및 제18도는 다소 큰 오정렬의 예를 도시한 도면이다.
제16도에서, 레지스트(135)의 에지(136)는 에지(137)의 안쪽에 위치하고 있다. 또한, 레지스트(135)의 에지(136)는 실리사이드 층(132)의 측벽부(150) 안쪽에 위치한다. 제17도에서, 층(134) 및 층(132)이 (하드 마스크 기법을 사용하거나 혹은 사용하지 않고) 에칭된다. 마지막으로, 제18도에서 폴리실리콘층(131)의 노출부가 제거되어, 산화물층(127)이 남게 된다. 폴리실리콘층(131)이 게거되는 동안 실리사이드층(132)이 에칭되는 것을 알아야 한다. 제16도를 참조하면, 포토레지스트(135)의 에지(136)가 오른쪽으로 너무 멀리 위치하면, 즉 에지(137)에 의해 규정된 개구의 안쪽으로 너무 멀리 위치하면, 제18도에 도시한 최종적으로 형성된 구조에 있어서, 필레(fillet)(153)에 인접한 커스프(cusp)(151)가 기관과 접촉할 수도 있으며, 최악의 경우에는 기판을 관통할 위험성이 존재한다.

Claims (12)

  1. 기판(123)의 상부에 유전체층(127)을 형성하는 단계와, 상기 유전체층의 상부에 제1도전체층(131)을 형성하는 단계와, 상기 기판의 일부분(129)을 노출하기 위해서 상기 유전체층 및 제1도전체층을 패터닝하되, 상기 제1도전체층은 상기 기판과 접촉하지 않으며 표면과 측면을 구비하도록 패터닝되는 단계와, 상기 제1도전체층의 상기 표면 및 상기 측면과 상기 기판에 접촉하는 제2도전체층을 형성하는 단계와, 상기 제2도전체층의 상부에 재료층을 형성하는 단계와, 상기 기판의 미리 노출된 부분 위에 위치하는 에지를 생성하도록 상기 재료층을 패터닝하여, 상기 제2도전체층의 일부분을 노출하는 단계, 및 적어도 상기 패터닝된 제1도전체층의 상부에 있는 상기 제2도전체층의 일부를 제거함으로써, 상기 제2도전체층의 노출된 부분을 식각하는 단계를 포함하는 반도체 집적 회로 제조 방법.
  2. 제1항에 있어서, 상기 제1전도체층은 폴리실리콘인 반도체 집적 회로 제조 방법.
  3. 제1항에 있어서, 상기 제2전도체층은 내화성의 금속 실리사이드인 반도체 집적 회로 제조 방법.
  4. 제3항에 있어서, 상기 내화성의 금속 실리사이드는 텅스텐 실리사이드인 반도체 집적 회로 제조 방법.
  5. 제1항에 있어서, 상기 재료층은 이산화 실리콘인 반도체 집적 회로 제조 방법.
  6. 제5항에 있어서, 상기 이산화 실리콘은 TEOS로부터 형성되는 반도체 집적 회로 제조 방법.
  7. 제1항에 있어서, 상기 제2전도체층은 상기 기판의 이전에 노출된 부분 중 상당 부분에 걸쳐서 기판 표면부로부터 수직으로 측정되는 제1두께를 가진 제1부분과, 상기 기판 표면부로부터 수직으로 측정되며 그 두께가 상기 제1두께보다 더 두꺼운 제2두께를 가지며, 또한 상기 패터닝된 유전체층 및 상기 패터닝된 제1전도체층에 인접하는 제2부분을 가지며, 상기 재료층의 상기 에지는 상기 제2두께를 가진 상기 제2전도체층의 상기 제2부분 위에 중첩되게 놓여지는 반도체 집적 회로 제조 방법
  8. 제1항에 있어서, 상기 재료층을 패터닝하는 상기 단계는 상기 기판의 사전 노출 부분 위에 수직으로 있지 않은 상기 에지를 생성하는 반도체 집적 회로 제조 방법.
  9. 제7항에 있어서, 상기 재료층을 제거하는 단계를 더 포함하는 반도체 집적 회로 제조 방법.
  10. 제9항에 있어서, 상기 패터닝된 제1전도체층 중 일부는 상기 제2전도체층의 노출 부분의 상기 에칭 동안에 노출되며, 이어서 상기 패터닝된 제2전도체층 중 일부가 제거되는 반도체 집적 회로 제조 방법.
  11. 제1항에 있어서, 상기 제2전도체층은, 상기 기판의 사전 노출 부분 중 상당 부분에 걸쳐서 상기 기판 표면부로부터 수직으로 측정되는 제1두께를 가진 제1부분과, 상기 기판 표면부로부터 수직으로 측정되며 그 두께가 상기 제1두께보다 두꺼운 제2두께를 가지며, 또한 상기 패터닝된 유전체층 및 상기 패터닝된 제1전도체층에 인접하는 제2부분을 가지고 있으며, 상기 재료층의 상기 에지는 상기 제1두께를 가진 상기 제2전도체층의 상기 제1부분 위에 중첩되게 놓여지는 반도체 집적 회로 제조 방법.
  12. 제11항에 있어서, 상기 재료층을 제거하는 단계를 더 포함하는 반도체 집적 회로 제조 방법.
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