KR100299194B1 - 신호전이강조장치 - Google Patents

Abstract

전이 증가 장치는 입력 신호가 인가되는 탭 지연 라인을 포함한다. 지연 라인의 각 탭은 멀티플렉서의 각 입력 단자에 접속된다. 멀티플렉서는 복수의 탭 선택 패턴에 따라 각 탭으로부터의 신호를 순차적으로 통과시키게끔 프로그램된 제어 회로를 포함한다. 지연 라인에 인가되는 신호에 응답하여, 신호 전이 검출기는 검출된 전이의 특징을 측정하고 그에 응답하여 멀티플렉서의 제어 회로로 하여금 탭 선택 패턴들중 하나의 패턴에 따라서 신호를 통과시키게 한다.

Description

신호 전이 강조 장치

제1a도 및 제1b도는 본 발명을 설명하는데 유용한 신호 전이의 시간 대 진폭을 나타내는 도면이다.

제2도는 본 발명을 구체화하는 전이 강조 장치를 개략적으로 도시하는 블록도이다.

제3도 및 제4도는 본 발명을 구체화하는 또다른 신호 전이 강조 회로의 블록도이다.

제5도는 신호 전이의 개시점을 검출하기 위한 장치의 블록도이다.

제6도는 신호 전이의 중간점을 검출하기 위한 장치의 블록도이다.

제7도는 제3도의 ROM(35)에서 프로그램된 리스트의 일례로서 표 기입 항목을 나타낸다.

제8도는 제4도의 ROM(34)에서 프로그램된 리스트의 일례로서 표 기입 항목을 나타낸다.

<도면의 주요부분에 대한 부호의 설명>

9 : 프로그램 제어 회로 10 : 정지 검출기

12 : 개시 검출기 18 : 카운터

23 : 모듈로 P 카운터 28 : 전단부 에지 검출기

32 : 누산기 36 : 보상 지연 요소

38 : 탭 부착 지연 라인 40 : 멀티플렉서

101, 203, 204 : 샘플 지연 요소 104 : 비교기

105 : 노이즈 필터 202 : 제로 교차 검출기

본 발명은, 컬러 텔레비전 수상기에 있어서, 예컨대 신호를 강조하는데 사용되는 신호 전이의 개선을 위한 장치에 관한 것이다.

컬러 텔레비전 신호 처리 장치에 사용되는 신호 전이 강조 회로(signal transaction enhancement circuitry)는, 예컨대 미국 특허 제4,777,385호 및 IEEE Transitions on Consumer Electronics, 1985년 8월, Vol.CE-31, No.3에 발표된 Hartmut Harlos씨의 논문 "컬러 텔레비전 수상기에 있어서 화상 신호의 개선(Picture Signal Improvement In Colour TV Receivers)"에 나와 있고, 이러한 미국 특허 명세서 및 논문 기재 내용은 본 명세서에서 전체로서 인용한다. Harlos씨의 논문에서는 전이 강조의 아날로그 처리 방법에 대해 기술하고 있고, 미국 특허 제4,777,385호에서는 주로 전이 강조의 디지털 처리 방법에 대해 기술하고 있다. 양 시스템에서는 소정의 값보다 큰 기울기를 갖는 신호 전이가 검출된다. 검출된 전이에 응답하여, 전이의 초기 진폭값이 전이의 계속 기간 중 일부의 기간에 유지하기 위하여 회로가 사용되고, 그 후 신호 전이의 최종값은 신호 출력 장치에 결합된다. 전이의 초기값에서 최종값으로 절환하는데 필요한 전이 시간이 단축되는데, 이러한 전이 시간은 통상적으로 원래의 전이 시간보다 훨씬 짧다. Harlos씨의 방식에서는, 이러한 기능을 수행하기 위하여, 신호 경로에 직렬 스위치가 결합되고, 그 다음에 일정한 전위점에 하나의 단자가 결합되는 저장 커패시터가 이어진다. 직렬 스위치는 전이가 검출될 때까지 닫혀 있다가 전이가 검출되면 개방된다. 전이가 시작될 때의 신호값은 커패시터에 저장되고 그 다음의 처리 회로에 출력된다. 스위치가 개방되고 소정의 시간이 경과한 후 스위치는 닫힌 상태로 되돌아가고, 들어오는 신호를 커패시터 및 그 다음의 처리 회로에 공급한다.

미국 특허 제4,777,385호에서, 입력 신호(예컨대, 2진 샘플로 표시됨)는, 직렬-입력-병렬-출력(serial-input-parallel-output) 시프트 레지스터에 공급된다. 병렬 출력은, N입력 1출력 멀티플렉서의 각각의 입력에 결합된다. 모듈로N 카운터(modulo N counter)는, 멀티플렉서에 어드레스하도록 결합된다. 전이가 없을 경우, 멀티플렉서는 신호를 시프트 레지스터의 중앙 탭으로부터 통과시키도록 조건이 형성된다. 신호 전이의 검출에 응답하여, 카운터는 동작 가능하게 되고, 멀티플렉서로 하여금 신호 샘플을 중앙 탭과 그 다음의 탭으로부터 시프트 레지스터의 종단부쪽으로 연속적으로 통과시킨 다음, 샘플을 시프트 레지스터의 초기 탭과 그 다음의 탭으로부터 중앙 탭 쪽으로 연속적으로 통과시키게 한다. 이러한 방법에 따라, 과도 상태는 1개의 샘플 기간으로 압축된다.

상기 전이 강조 방식의 단점은, 검출된 신호 전이가 모두 동일한 전이 시간에서 압축된다는 것이다. 이것은 어떤 신호 성분을 강조하는 것이 아니라 오히려 왜곡시키는 경향이 있기 때문에 바람직하지 않다. 본 발명은, 검출된 특정한 전이의 특징에 따라서, 신호 전이를 가변적으로 강조할 수 있도록 구성된다.

본 발명에 따른 전이 강조 장치는, 입력 신호가 공급되는 탭 부착 지연 라인을 포함한다. 지연 라인의 각각의 탭은 멀티플렉서의 각 입력 단자에 결합된다. 멀티플렉서는 제어 회로를 포함하고 있고, 제어 회로는 복수의 탭 선택 패턴에 따라 각각의 탭으로부터 신호를 순차적으로 통과시키도록 프로그램된다. 지연 라인에 공급되는 신호에 응답하여, 신호 전이 검출기는 검출된 전이의 특징을 측정하고, 그에 응답하여 하나의 탭 선택 패턴에 따라 신호를 통과시키도록 멀티플렉서의 제어 회로의 조건을 형성한다.

본 발명은, 적어도 부분적으로 아날로그 형태 및 디지털 형태로 실시될 수 있다. 어떤 회로 요소를 선택하느냐에 따라서, 어떤 신호 경로에는 부가적인 보상 지연 요소가 필요할 수 있다. 일반적으로, 보상 지연 요소는 혼동을 피하기 위하여 명세서와 도면에 생략되어 있다. 그러나, 회로 설계 분야의 당업자는 이러한 보상 지연 요소가 필요하다는 것을 용이하게 알 수 있다.

본 발명의 바람직한 결과는, 예컨대 대역폭의 제한으로 인하여 전이 시간이 증가한 신호 전이를 예리하게 하는 것이다. 이러한 결과는, 상승 시간 또는 슬루 레이트(slew rate)가 서로 다른 2개의 전이에 대해 제1a도 및 제1b도에 도시한다. 제1a도에서, TB1으로 표시하는 제1 전이는 11개의 샘플 간격(S0-S10)에 걸쳐 일어난다. 종래 기술에 따른 전이 강조 장치에서는, 이러한 전이를 1개 또는 2개의 전이 기간으로 단축하기 위하여, 최초의 샘플값(S0)를 예컨대 샘플 시간(S5)까지 유지하고, 거기에서 샘플값(S10)를 시간적으로 진행시킨다. 본 발명의 장치는, 전이의 계속 시간을 측정하고, 몇가지 샘플값(최초의 모든 전이 샘플값 보다 적은 수)을 선택하여, 전이의 계속 기간에 따른 새로운 전이 TA1를 형성한다. 이러한 예에서, 새로운 전이 TA1은 원래의 샘플값 중에서 7개(S0, S1, S3, S5, S7, S9, S10)로 구성되고, 전이의 계속 기간은 5개의 샘플 기간에 걸쳐 있을 뿐이라는 것을 알 수 있다. 최초의 전이는 전체적으로 완만한 곡선이지만, 강조된 전이는 구분적으로 선형인 점을 주목할 수 있다.

제1b도에 도시하는 제2 예에 있어서 전이 TB2의 계속 기간은 21개의 샘플 기간(S0-S20)으로 구성된다. 이 경우, 새로운 전이는 최초의 샘플 중 9개(S0, S3, S4, S6, S10, S13, S16, S17, S20)로 구성된다. 새로이 구성된 전이의 계속 기간은, 최초의 20개의 샘플 기간이 아니라, 약 8개의 샘플 기간이다. 제2 예에 따른 새로운 전이가 제1a도 예에서의 새로운 전이보다 더 길다는 점에 주목할 수 있다. 즉, 재구성된 전이는 최초 전이의 길이로 맞추어진다.

제2도는, 신호 전이의 계속 기간에 응답하여 조정된 전이의 강조를 행하기 위한 본 발명의 개략적인 형태를 도시한다. 전이를 변경시키고자 하는 입력 신호의 샘플은 탭 부착 지연 라인(38)에 공급된다. 지연 라인(38)은 공급되는 샘플 주파수에서 클록 제어된다. 지연 라인(38)이 지니는 복수(P)의 연속적인 출력 탭은, P:1의 멀티플렉서(40)에 공급된다. 신호 전이가 없을 경우, 멀티플렉서는 신호가 지연 라인의 중앙 탭으로부터 신호 출력 포트로 결합시키도록 조건을 만든다. 전이가 발생할 경우, 멀티플렉서(40)는 프로그램 제어 회로(9)에 의해 어드레스되고, 복수의 접속 시퀸스들 중 하나의 시퀸스에 따라 각각의 출력 탭을 신호 출력 포트로 결합시킨다.

입력 신호 샘플은, 개시 검출기(21) 및 정지 검출기(10)에 공급된다. 개시 검출기(12)는 신호 전이의 개시를 검출하도록 구성되고 그에 따라 개시 신호를 발생시킨다.

정지 검출기(10)는, 전이에 있어서 예정된 위치(예컨대, 전이의 중간점 또는 종점)에서 일어나는 펄스 신호를 발생시키도록 구성된다. 이러한 예에서, 정지 검출기(10)는 거의 전이의 중앙점에서 펄스를 발생한다고 가정하자. 개시 검출기(12) 및 정지 검출기(10)로부터의 신호는 프로그램 제어 회로(9)에 결합된다. 이 예에서 제어 회로(9)는, 개시 발생을 검출한 순간부터 각각의 전이의 중감점까지의 시간 간격에 응답하여, 연속적인 제어 신호를 적응적으로 발생시키고, 멀티플렉서(40)에 공급한다.

제3도는 본 발명의 보다 특정한 실시예를 도시하고 있다. 제3도에서, 제2도의 구성 요소와 동일한 번호로 표시된 구성 요소는 유사한 것이기 때문에, 동일한 기능을 수행한다. 프로그램 제어 회로(9)의 기능은 회로 요소(14-35)에 의해 이루어진다. 판독 전용 메모리(ROM)(35)는 복수의 표로 프로그램된다. 이러한 각 표는, 지연된 신호를 일정한 순서대로 지연 라인(38)의 특정 탭으로부터 신호 출력 포트를 결합시키도록 멀티플렉서(40)의 조건을 만드는 일련의 멀티플렉서 접속 제어 신호를 포함하고 있다.

검출기(12, 10)로부터의 개시 신호 및 정지 신호는 카운터(18)의 인에이블 및 리세트 단자에 결합된다. 공급되는 샘플 주파수와 동일한 펄스 주파수를 지니는 클록 신호는 카운터(18)의 클록 입력 단자에 결합된다. 개시 신호의 전단부 에지에 응답하여 카운터(18)는 동작 가능하게 되고 클록 펄스를 카운트하며, 정지 신호에 응답하여 카운터는 제로값에 리세트된다. 카운터(18)에서 발생하는 출력값 즉 카운터값은 데이터 래치(21)의 데이터 입력 단자에 결합된다. 정지 신호는 AND 게이트(19)를 통하여 데이터 래치(21)에 공급되고, 정지 신호가 발생하기 바로 직전에 카운터(18)로부터 공급되는 카운터값을 저장하도록 래치(21)의 조건을 형성한다. 따라서, 래치(21)는 현재 전이 계속 기간의 1/2과 거의 같은 값을 유지한다. 노이즈 또는 시스템의 정밀도에 따라, 실제의 전이 기간과 계산된 전이 기간 사이에는 항상 약간의 오차가 있다는 점에 주의해야 한다.

래치(21)에 저장된 값은 부분 어드레스로서 ROM(35)에 공급된다. 이러한 부분 어드레스를 사용하여, 멀티플렉서 접속 패턴을 지니는 복수의 표 중 하나를 선택한다. 나머지 ROM 어드레스는 모듈로 P 카운터(23)로부터 공급된다. 정지 펄스가 발생하면, 카운터(23)는 제로로 리세트되고, 그것으로부터 O~P까지 주기적으로 카운트를 시작하여, 부분 어드레스에 의해 래치(21)로부터 선택된 각각의 표에 기입된 항목에 연속적으로 어드레스한다. 탭 접속 순서의 일례에 관한 리스트에 대해서는 제7도를 참조한다. 각각의 순서는 각각의 열(column)에 기재되어 있다. 열의 선두 부분은, 래치(21)에 저장된 카운트값이고, 이는 부분 어드레스에 대응한다. 예컨대, 선두 부분이 5인 열은, 반계속 기간이 5인 샘플 기간으로 이루어지는 전이에 대한 접속 패턴이다. 가장 왼쪽에 있는 어드레스 열은, ROM의 행 어드레스 표이고, 이 어드레스는 모듈로 P 카운터(23)에 의해 공급된다.

각각의 열에 기재된 항목은 다음과 같이 정의한다. 항목 "C"는 멀티플렉서에 의해 어드레스될 탭이 중앙 탭이고, C개의 샘플 기간으로 이루어지는 상대 지연을 지니는 것을 의미한다. 양수(예컨대, 1, 2, 3)는, 중앙 탭이 나타내는 지연보다 긴 지연을 나타내는 탭에 대응한다. 예컨대, 숫자 2는 C+2개의 샘플 기간의 지연을 나타내는 탭을 표시한다. 음수는 중앙 탭보다 더 작은 지연을 지니는 탭에 대응한다. 따라서, 숫자 -2는 C-2개의 샘플 기간의 지연을 나타내는 탭을 표시한다. 항목 "C*"는 또한 중앙 탭의 접속을 표시한다.

각 항목은 시스템 제어를 위하여 부가적인 데이터 비트를 포함한다. 이들 데이터 비트들중 하나는 AND 게이트(19)를 동작 가능하게 하기 위하여 공급되고, 다른 하나는 래치(21)를 리세트하기 위하여 공급된다. AND 게이트(19)를 인에이블링 하기 위한 데이터는 다음과 같이 구성된다. 부분 어드레스 "0"이 선두에 있는 제1열의 각 기록 항목은, 그 데이터 슬롯 내에 논리 "1"을 포함하고, 다른 열에 "C*"로 표시된 항목은, 모두 그 데이터 슬롯 내에 논리 "1"을 지닌다. 나머지 항목은, 그 데이터 슬롯 내에 프로그램된 논리 "0"을 지닌다. 따라서, AND 게이트(19)는 동작 가능하게 되어 정지 신호를 통과시키고, 그에 따라 현재의 ROM 어드레스가 "0"열에 있거나 "C*"로 표시되는 기입 항목에 액세스하기만 하면 새로운 부분 어드레스를 입력한다. 이러한 기능은 전이의 재구성이 한번 시작되면 중단되지 않게 한다.

또한, 리스트의 각 항목은 리세트 비트를 포함하고, 리세트 비트는 래치(21)를 부분 어드레스값 0에 리세트하도록 공급된다. 값이 0인 부분 어드레스 값은, "0" 으로 표시된 열 또는 표를 어드레스함으로써, 카운터(23)의 상태에 관계없이 중앙 탭을 출력 접속부에 접속시키도록 시스템의 조건을 형성한다. 이러한 표의 항목은, 모두 리세트 비트값을 지니는 항목 "C*"를 제외하고는 리세트되지 않은 비트값을 지닌다. 따라서, 이러한 시스템은 이전의 전이를 처리한 후에만, 리세트되지 않은 새로운 부분 어드레스를 받아서 새로운 전이를 처리한다.

이러한 시스템 내의 요소는 지연 처리 과정 없이 동작하고, 그에 따라 보상지연(36)이 생략되는 경우를 가정한다. 전이의 개시가 입력 신호에서 일어날 경우, 전이의 개시가 동시에 검출되어 탭 부착 지연 라인(38)의 제1 단으로 입력된다. 이러한 신호 전이는 지연 라인의 각각의 단을 따라 클록 제어된다. 이러한 전이는 10개의 기간으로 구성되는 계속 기간을 지니고, 그에 따라 5개의 샘플 기간 후에 정지 신호가 발생하며, 전이의 개시는 지연 라인 중 6개의 단에 있다고 가정한다. 또한 중앙 탭은 지연 라인의 17번째 단에 있고, 전이의 개시는 17-6, 즉 11 샘플 기간 또는 중앙 탭으로부터 11 샘플 기간이라고 가정한다. 전이의 개시는, 11 샘플 기간 후에 중앙 탭에 도달한다. 이 때, 예컨대 4개의 샘플 기간에 대한 전이의 개시값을 유지하는 것이 바람직하다. 따라서, 일단 전이의 개시값이 중앙 탭에 도달하면, 멀티플렉서(40)는 어드레스되고, 어드레스 5/11의 중앙 탭 및 C+1, C+2, C+3 및 C+4개의 샘플 기간의 지연을 지니는 탭(각각의 어드레스 5/12, 5/13, 5/14 및 5/15를 지님)에 연속적으로 액세스함으로써, 개시값을 순차적으로 따라간다. 다음으로 C+2개의 샘플 기간의 지연을 지니는 탭(ROM 어드레스 5/16)을 어드레스함으로써, 전이의 중간점에 가까운 값을 지니는 샘플이 액세스된다. 다음 샘플 기간 동안, 전이의 중간점은 중앙 탭에서 얻어지고, 중앙 탭은 어드레스되며, 이러한 값(ROM 어드레스 5/17)을 출력한다. 그런 다음, 최초의 전이의 중간점을 약간 넘는 곳에서 발생하는 샘플은, C-2개의 샘플 기간의 지연을 지니는 탭(어드레스 5/18)에서 액세스된다. 그런 다음, 멀티플렉서(40)는 최초의 전이의 최종값을 출력하도록 조건을 형성한다. 이러한 값은 C-4개의 샘플 기간의 지연을 나타내는 탭에서 얻어지고, 이 값을, C-4, C-3, C-2, C-1, C의 지연을 지니는 탭(연속적인 ROM 어드레스 5/19, 5/20, 5/21, 5/22 및 5/23)에 연속적으로 액세스함으로써, 나머지 전이 기간 중에 유지시킨다.

ROM 내의 각각의 표(열)는 각각의 전이의 길이를 수용하도록 구성된다. 중앙탭 이외의 탭이 액세스될 때 특정한 전이의 재구성을 시작한다. 16 샘플 기간으로 이루어지는 반계속 기간을 지니는 전이는, 정지 신호가 발생할 때, 그 개시값은 중앙 탭에 위치하게 된다. 따라서, 재구성은 어드레스 16/1에서 시작한다. 15 샘플 기간의 반계속 기간을 지니는 전이의 개시값은, 정지 신호가 발생할 때, C-1 샘플 기간의 지연을 나타내는 탭에 위치하기 때문에, 그 전이의 재구성은 어드레스 15/2에서 시작한다. 새로운 부분 어드레스가 래치(21)에 저장될 때마다 카운터(23)는 제로에 리세트되고, 적당한 어드레스에서 재구성을 시작한다.

시스템 요소는 고유의 처리 지연을 지니기 때문에, 이러한 지연을 보상할 필요가 있다. 이러한 보상은 지연 요소(36)에 의해 이루어진다. 또한, 대역폭 제한에 영향을 받지 않는 신호 전이가 일어나는 것을 알게 될 것이다. 이러한 전이는 예정된 수의 샘플 기간보다 긴 계속 기간을 지니고, 강조 처리를 받지 않아야 한다. 16 샘플 기간보다 긴 반계속 기간을 지니는 전이의 강조를 배제시키기 위하여, 검출기(20)가 카운터(18)의 출력에 결합된다. 카운터(18)가 16보다 큰 카운트값을 발생할 경우, 검출기(20)는 리세트 펄스를 발생하고, 리세트 펄스가 OR 게이트(14)를 통하여 공급되며, 카운터(18)를 제로 카운트값으로 리세트한다. 카운터(18)는 개시 신호가 또 다시 전이를 시작할 때까지 제로 상태를 유지하게 된다. 따라서, 리세트 펄스가 검출기(20)로부터 공급된 후에 정지 신호가 발생하면, 그것은 제로값을 저장하도록 래치(21)에 조건을 부여하지만, 이것은 래치(21)가 이미 제로값에 리세트되어 있기 때문에, 시스템의 동작에는 영향을 미치지 않는다.

제3도의 시스템은, 아주 근접한 범위 내에서 발생하는 전이는 놓친다고 하는 단점을 가지고 있다. 예컨대, 시스템이 제7도의 리스트에 따라 응답하도록 구성되어 있다면, 응답 가능한 가장 가까운 전이 간격은, 제2 열에서 필요한 항목으로 표시하는 바와 같이, 20 샘플 기간만큼 떨어져 있지 않으면 안된다. 제4도는 이러한 한계를 극복하는 실시예를 도시하고 있다.

제4도에서, 제3도의 요소와 동일한 부호로 표시된 요소는 유사하기 때문에, 동일한 기능을 실행한다. 제3도의 실시예와 제4도의 실시예의 기능상 주요한 차이점은, 제3도에서 패턴 ROM(35)으로의 어드레스가 정지 펄스의 발생과 동시에 시작되는데 반하여, 제4도에서 패턴 ROM(35)으로의 어드레스는, 각각의 전이의 시작이 탭 부착 지연 라인(38)의 중앙 탭에 도달할 때에 개시된다는 점이다. 따라서, 패턴 ROM(34)은, 필요없는 시간(dead time)이 보다 적은 상태에서 프로그램되고, 시스템이 보다 근접한 전이에 응답할 수 있도록 한다.

제8도는 ROM(34) 내에 패턴 표의 예시적인 프로그래밍을 도시하고 있다. 기입 항목값 C 및 C*는 C 샘플 기간의 지연을 지니는 중앙 탭을 도시한다. 양수 및 음수는 각각 C+i 샘플 기간과 C-i 샘플 기간의 지연을 나타내는 탭을 표시한다. 모든 기입 항목은 리세트 비트를 포함하고, 리세트 비트는 누산기(32) 및 래치(30)의 리세트 단자에 결합된다. 항목 C*는 논리 "1" 리세트 비트를 지니고, 나머지 기입 항목은 논리 "0"의 리세트 비트를 지닌다. 특정 전이에 있어서, 대응하는 열에 기입 항목이 연속적으로 어드레스되어 신호를 공급하고, 멀티플렉서(40)를 제어한다. 제8도의 표는 제7도의 표에 대응한다. 즉, 동일한 반계속 기간을 지니는 전이에 대하여, ROM(34)은 ROM(35)과 동일한 전이 강조 기능을 수행한다.

2로 표시된 행을 고려하고, 대응하는 전이의 재구성은 ROM 어드레스 6 사이클 후에 일어난다는 사실에 주목한다. 재구성의 종료시에, 시스템은 리세트 되고, 새로운 전이를 처리할 수 있다. 시스템이 처리할 수 있는 연속적인 전이간의 시간은 시스템의 리세트 간격에 의해서만 제한되고, 이러한 리세트 간격은 1 사이클 기간 정도이다.

제4도에 관해서 설명하면, 개시 신호는 세트/리세트 래치(15)의 세트 입력 단자에 공급된다. 정지 신호는 래치(15)의 리세트 입력 단자에 결합된다. 따라서, 래치(15)는 각각의 전이의 반계속 기간과 동일한 계속 기간을 지니는 출력 펄스를 공급한다. 래치(15)의 출력은 카운터(18)의 인에이블 입력 단자에 결합되고, 카운터(18)는 동작 가능하게 되며, 래치(15)로부터의 출력 펄스의 전단부 에지에 의해 카운팅을 시작한다. 이러한 펄스는 또한 지연 라인(16)으로 입력된다. 지연 라인(16)은, 공급된 샘플 주파수에서 클록 제어된다. 지연 라인(16)의 출력 단자는 전단부 에지 검출기(28)에 공급되고, 검출기(28)는 개시 신호의 전단부 에지가 지연 라인(16)으로부터 출력된 때 펄스를 발생한다. 지연 라인(16)은 전단부 에지 검출기(28)로부터 공급되는 펄스(이것은 각각의 전이의 시작을 나타냄)가, 탭 부착 지연 라인(38)의 C-1 탭에서 발생하는 대응하는 전이의 개시와 동시에 발생하도록 구성된다.

전단부 에지 검출기(28)로부터 공급되는 펄스는, 데이터 입력이 논리 "1"의 값에 결합되어 있는 데이터 래치(30)의 클록 입력 단자에 결합된다. 검출기(28)로 부터의 펄스에 응답하여 래치(30)는 논리 "1" 레벨을 공급하고, 누산기(32)를 동작 가능하게 하여 누산을 개시한다. 누산기(32)는 공급된 샘플 주파수에서 1 래치씩 연속적으로 인크리먼트(increment)하도록 구성된다. 누산된 값은 ROM 어드레스 부호로서, ROM(34) 내에 특정한 표의 기입 항목에 연속적으로 어드레스하기 위하여 공급된다. 각 전이의 재구성의 종료시에 ROM(34)에 의해 리세트 펄스가 공급되고, 누산기(32)를 제로에 리세트하며, 다음 전이의 발생에 대비하여 래치(30)를 제로로 리세트한다.

카운터(18)로부터의 카운트값은, 검출기(10)에 의해 공급되는 정지 신호에 응답하여 래치(22)에 저장된다. 래치(22)에 저장된 카운트값은 그 다음의 데이터 래치(24)의 데이터 입력 단자에 결합된다. 래치(24)는 래치(30)로부터의 인에이블 신호에 응답하여 카운트값을 저장하고, 그것을 부분 어드레스 또는 표 어드레스로서 ROM(34)에 공급한다. 따라서, 표는 지연 라인(38)의 중앙 탭에서 발생하는 전이의 개시 직전에 선택된다.

예정된 계속 기간보다 긴 계속 기간을 지니는 전이는, 제3도의 실시예와 같이, 검출기(20)를 포함시킴으로써 재구성되지 않게 한다. 제4도의 장치에 있어서, 검출기(20)에 의해 공급되는 리세트 펄스는 또한, 지연 라인(16)과 전단부 에지 검출기(28)를 리세트하기 위하여 공급되기 때문에, 이와 같은 전이에 대하여, 이러한 요소를 전파하고 있는 개시 신호는 누산기를 동작하지 못하게 한다.

제5도는 개시 검출기(12) 대신에 사용할 수 있는 예시적인 회로를 도시한다. 입력 신호는 지연 요소(101) 및 감산기(102)의 제1 입력 단자에 공급된다. 지연 요소(101)의 출력은 감산기(102)의 제2 입력에 공급되고, 감산기(102)는 차 샘플을 공급한다. 지연 요소(101)는 샘플을 1 사이클 기간 또는 적은 수의 사이클 기간만큼 지연시킨다. 감산기(102)에 의해 공급되는 차는 입력 신호의 제1 미분에 가깝다. 감산기(102)로부터의 출력은 절대값 회로(103)에 공급되고, 절대값 회로(103)는 양의 차는 그대로 통과시키고 음의 차는 보완한다. 전이에 대한 응답은, 절대값 회로(103)의 출력에 인접한 곡선으로 설명된다. 절대값 회로(103)의 출력은 비교기(104)의 하나의 입력에 공급된다. 비교기(104)는, 그 제1 입력 단자에 공급되는 소정의 값보다 작은 샘플값과 큰 샘플값에 대하여 각각 논리 "0" 값 및 논리 "1" 값을 지니는 2 레벨의 출력 신호를 공급한다. 비교기(104)의 출력은 그 다음의 옵션 회로(105)에 공급된다. 옵션 회로(105)는 노이즈 필터를 포함하거나, 계속 기간이 최소수의 샘플 기간을 초과하는 전이에 대해서만 논리 "1" 값을 통과시키도록 구성되는 판별기를 포함할 수 있다. 비교기(104) 또는 그 다음의 회로(105)의 출력은 개시 신호로서 이용된다.

절대값 회로(103)로부터 공급되는 신호 진폭은 전이의 경사도를 나타낸다. 이러한 진폭은, 예컨대 피크 검출되어, 전이 재구성용으로 또 다른 패턴 표를 선택하기 위하여 ROM으로의 또 다른 부분 어드레스로서 이용된다. 또는, 양의 전이와는 다른 방법으로 음의 전이를 강조하는 것이 바람직할 경우, 감산기(102)에 의해 공급되는 차의 값의 극성은, 또 다른 부분 어드레스 신호로서 공급된다. 또 다른 부분 어드레스 신호는, 정지 신호에 응답하는 또 다른 래치 회로(도시되지 않음)에 저장되고, 그 후 래치(24) 또는 래치(21)로부터 공급되는 부분 어드레스에 부가된다.

제6도는 정지 검출기(10) 대신에 사용할 수 있는 예시적인 회로를 도시하고 있다. 이러한 회로는 두개의 기본 요소 즉, 입력 신호에 2차 미분을 공급하기 위한 회로(201)와, 제로 교차 검출기(202)로 구성된다. 2차 미분 회로는, 제6도에 도시하는 대역 통과 필터에 가까워질 수 있다. 2차 미분 회로는 도면에 도시하는 예시적인 필터와 같이 간단한 것으로, 원하는 응답의 정밀도에 따라, 상당히 많은 지연 요소, 가중(weighting) 회로 및 가산 수단을 포함한다. 제6도에 도시하는 필터는 종속 접속된 2개의 동일한 지연 요소(203, 204)를 포함하고, 각각의 지연 요소는 1개 또는 적은 수의 샘플 기간을 공급한다. 입력 신호와, 지연 요소(204)로부터의 지연된 입력 신호 및 지연된 입력 신호는, -1/2 만큼 가중되고, 지연 요소(203)로 부터의 지연된 입력 신호와 가산된다. 그 가산값은 입력 신호의 2차 도함수 값에 가깝다. 전이에 대한 응답 특성은 회로(201)의 출력에 인접한 곡선으로 나타낸다. 전이의 중심이 생기는 것은, 2차 도함수가 제로축과 교차하는 점, 즉 2차 도함수가 극성을 변화시키는 점이다. 따라서, 제로와 교차하는 점은, 회로(201)로부터 공급되는 값의 부호 비트를 모니터링함으로서 검출할 수 있다.

제로 교차 검출기는 종속 접속된 5개의 1 샘플 기간 지연 요소(210)를 포함하는데, 상기 지연 요소(210)는 회로(201) 출력 단자의 부호 비트 도체에 결합되며 그 각각은 출력 단자를 지닌다. 종속 접속된 제1 및 제2 출력 단자로부터의 신호는 AND 게이트(211)의 반전 입력 단자에 각각 공급된다. 종속 접속된 마지막 3개의 출력 단자는 각각의 비반전 단자에 결합되고 AND 게이트는, 부호 비트값 00111을 포함하고 있는 연속적인 지연 요소에 대하여, 각각 1 샘플 기간의 종속 기간을 지니는 논리 "1" 신호를 발생한다. AND 게이트(211)는 양으로부터 음으로 제로 교차하는 점을 검출한다. 종속 접속된 처음 두개의 출력 단자는 제2 AND 게이트(212)의 각각의 비반전 입력 단자에 결합되고, 종속 접속된 마지막 3개의 출력 단자는 AND 게이트(212)의 각각의 반전 단자에 결합된다. AND 게이트(212)는, 종속 접속의 연속적인 출력 단자에 있어서 각각의 부호 값이 11000의 논리값을 각각 나타낼 때에만, 1 샘플 기간의 계속 기간을 지니는 출력 펄스를 발생한다. 따라서, AND 게이트(212)는 음으로부터 양으로 제로 교차하는 점의 발생을 검출한다.

본 발명은 각각의 전이에 대한 계속 기간의 함수로서 신호 전이를 가변적으로 처리할 수 있다는 효과가 있다. 이와 같이 각각의 신호 전이는 가변적으로 처리되기 때문에 영상 신호의 함수로서 얼마간 전이 계속 기간이 단축되는 효과가 있고 그에 따라 신호 전이가 예리하게 된다. 이것은 재생된 영상에 있어서, 물체의 가장 자리를 보다 자연스럽게 보이게 한다. 이것은 종래 기술에 따른 신호 전이가 모든 신호 전이에 대하여 동일하게 강조 처리를 행함으로써 영상이 부자연스럽거나 불연속적으로 보이던 것과는 대조적이다.

이상 기재한 설명과 도면은, 본 발명의 기본적인 개념을 제공한 것이다. 상술한 정보에 근거하여 보다 간단하거나 보다 복잡한 회로 구성으로 이루어지는 또 다른 실시예를 만들 수 있고, 그러한 실시예는 본 발명의 특허 청구의 범위 내에 있는 것으로 생각할 수 있다.

Claims (9)

1. 입력 신호를 수신하기 위한 신호 입력 단자와; 신호 출력 단자와; 상기 입력 단자에 결합되고, 상기 입력 신호가 각각 상이한 간격에서 지연되는 것을 나타낼 때 복수의 지연 신호를 공급하는 저장 회로와; 상기 저장 회로에 결합되고, 제어 신호에 응답하여, 상기 지연 신호를 각각 상기 신호 출력 단자에 선택적으로 결합시키기 위한 선택 회로와; 상기 입력 단자에 결합되고, 상기 입력 신호에서의 전이 발생을 검출한 다음 각각의 전이의 특징을 측정하여 제어값을 발생하는 전이 검출기와; 상기 제어값에 응답하여 상기 지연 신호를 선택함으로써 상기 제어 신호를 나타내는 각각의 시퀀스를 발생시키는 제어 회로를 포함하는 것을 신호 전이 강조 장치.
2. 제1항에 있어서, 상기 제어 회로는: 복수의 코드워드 표로 프로그램되어 있으며, 각각의 표는 선택 시퀀스를 포함하고, 각각의 표에 기입되어 있는 각각의 코드워드는 상기 지연된 신호 중 하나를 상기 출력 단자에 결합시키도록 상기 선택 회로의 조건을 형성하기 위한 명령을 포함하는 메모리 수단으로서, 각각의 표를 선택하기 위하여 상기 제어값을 수신하도록 결합되는 제1 부분 어드레스 버스와, 각각의 표에서 코드워드를 통하여 시퀀스하기 위한 어드레스값을 수신하도록 결합되는 제2 부분 어드레스 버스를 포함하는 메모리 수단과; 단순하게 증가하는 어드레스값을 상기 제2 부분 어드레스 버스에 공급하기 위한 수단을 포함하는 신호 전이 강조 장치.
3. 제1항에 있어서, 상기 전이 검출기는: 입력 신호의 1차 도함수를 발생하는 수단과; 상기 1차 도함수에 응답하여 상기 1차 도함수를 단일 극성 신호로 제공하기 위한 수단과; 상기 단일 극성 신호에 결합되어 소정의 값보다 각각 더 크거나 작은 값을 지니는 상기 단일 극성 신호에 대한 제1 및 제2 상태를 갖는 신호를 발생시키기 위한 수단을 포함하는 신호 전이 강조 장치.
4. 제3항에 있어서, 상기 입력 신호의 1차 도함수를 발생하는 수단은: 상기 신호 입력 단자에 결합된 입력 단자와 신호 샘플 기간의 하나 또는 그 보다 작은 수만큼 지연된 상기 입력 신호를 공급하기 위한 출력 단자를 지니는 지연 수단과; 상기 지연 수단의 입력 및 출력 단자에 각각 결합되는 제1 및 제2 입력 단자를 지니는 감산기를 포함하는 것을 특징으로 하는 신호 전이 강조 장치.
5. 제1항에 있어서, 상기 각각의 전이의 특징을 측정하기 위한 검출기는 각각의 전이의 계속 기간 중 소정 부분을 결정하기 위한 수단을 포함하는 신호 전이 강조 장치.
6. 제5항에 있어서, 상기 각 전이 계속 기간 중 소정 부분을 결정하기 위한 수단은, 각각의 전이가 시작하는 시점에서 시작하여 실질적으로 상기 전이의 중간점에서 종료하는 시간 간격에 걸쳐 클록 신호의 펄스를 카운트하는 수단을 포함하는 신호 전이 강조 장치.
7. 제6항에 있어서, 상기 각 전이 계속 기간 중 소정 부분을 결정하기 위한 수단은: 입력 신호의 1차 도함수를 발생하는 수단과; 상기 1차 도함수에 응답하여 상기 1차 도함수를 단일 극성 신호로 공급하는 수단과; 상기 단일 극성 신호에 결합되고, 소정의 값보다 각각 더 크거나 작은 값을 지니는 상기 단일 극성 신호에 대하여 제1 및 제2 상태를 지니는 2레벨 신호를 발생하는 수단과; 상기 입력 신호의 2차 도함수를 발생하는 수단과; 극성을 변화시키는 상기 2차 도함수 신호의 발생에 따라 상기 2차 도함수 신호에 응답하여 신호 펄스를 발생하는 수단을 포함하고, 상기 2레벨 신호는 상기 카운트 수단에 공급되어 상기 카운트 수단이 카운트를 시작하도록 조건을 만들고, 상기 신호 펄스는 상기 카운트 수단에 공급되어 상기 카운트 수단이 상기 소정 부분의 계속 기간을 나타내는 카운트 종료시의 카운트값에서 카운트를 종료하도록 조건을 형성하는 신호 전이 강조 장치.
8. 제5항에 있어서, 상기 각 전이 계속 기간 중 소정 부분을 결정하기 위한 수단은: 상기 입력 신호의 2차 도함수를 발생하는 수단과; 극성을 변화시키는 상기 2차 도함수 신호의 발생에 따라 상기 2차 도함수 신호에 응답하여 신호 펄스를 발생하는 수단을 포함하는 신호 전이 강조 장치.
9. 제8항에 있어서, 상기 입력 신호는 2진 포맷으로 되어 있고, 상기 입력 신호의 2차 도함수를 발생하는 수단은, 디지털 대역 통과 필터를 포함하고, 필터의 출력은 하나의 극성 비트와 값 비트들을 포함하는 다중 비트 신호이며, 극성을 변화시키는 상기 2차 도함수 신호가 발생함에 따라 신호 펄스를 발생하는 상기 수단은 상기 값 비트들은 제외하고 상기 극성 비트에 응답하는 신호 전이 강조 장치.