KR100299091B1 - 전압제어형발진회로 - Google Patents
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Abstract
본 발명은 외부의 전압에 따라서 발진 주파수가 제어되는 전압 제어형 발진 회로에 관한 것으로, 전원 투입시나 PLL 발진기의 사용시에 입력 전압이 0 V 또는 전원 전압의 레벨로 된 경우에도 발진이 유지되도록 하는 것을 목적으로 한다.
본 발명은 입력 신호에 대하여 출력 신호가 반전되는 기수 개의 인버터 등의 반전 회로부를 직렬로 접속하고, 기수 개의 반전 회로부의 최종단 출력 측을 최초 단의 입력 측에 접속함으로써 발진을 일으켜, 외부의 전압에 따라서 발진 주파수를 변화시키는 복수의 가변 저항 회로부 등의 발진 주파수 가변 제어부를 인접하는 반전 회로부간에 각각 삽입하고, 고정된 저항치를 갖는 복수의 고정 저항 회로부를 복수의 주파수 가변 제어부에 각각 병렬로 접속하도록 구성하거나 또는 디플리션형 또는 쇼트 채널형의 트랜지스터에 의해 가변 저항 회로부 및 고정 저항 회로부의 기능을 겸용시키도록 구성한다.
Description
본 발명은 외부의 아날로그(analog) 전압에 따라서 발진 주파수가 제어되는 전압 제어형 발진 회로에 관한 것이다. 이러한 형태의 전압 제어형 발진 회로를 포함하는 전압 제어형 발진기는 아날로그 PLL 발진기(Phase Locked Loop Oscillator : 위상 제어식 발진기)의 클럭 발진기로서 널리 사용되고 있다.
상기 아날로그 PLL 발진기는 클럭 주파수의 체배(遞倍)나, LSI 내부의 클럭의 스큐(skew) 조정 등을 행하는 기능을 갖고 있고, 최근의 LSI(Large-scale Integrated Circuit)의 고속화 및 대규모화를 실현시키기 위한 필수적인 회로(마크로(macro))를 제공하고 있다.
본 발명은 상기 아날로그 PLL 발진기를 구성하는 전압 제어형 발진 회로에 있어서, 입력 전압의 레벨(level)에 관계없이 발진이 안정하게 이루어지도록 하기 위한 한가지 방법에 대해 언급하는 것이다.
도 8은 종래의 전압 제어형 발진 회로의 일례를 나타내는 회로도이다.
단, 도 8에서는 전압 제어형 발진 회로의 종래 예로서 3 개의 인버터를 직렬로 접속하여 구성한 링(ring) 발진 회로를 대표적으로 나타낸다.
도 8에 나타낸 종래의 전압 제어형 발진 회로(400)에 있어서는 입력 신호에 대해 출력 신호가 반전되는 반전 회로부의 기능을 갖는 3 개의 인버터, 즉 제 1 ∼ 제 3 인버터(100-1 ∼ 100-3)가 직렬로 접속되어 있다. 여기서 제 3 단의 인버터(100-3)의 출력 단자(OUT)를 최초 단의 인버터(100-1)의 입력 단자(IN)에 접속하고, 3단째의 인버터의 출력 신호를 최초 단의 인버터의 입력 측에 피드백(feedback) 함으로써 발진이 생기도록 한 링 발진 회로를 구성한다.
또한 도 8에 있어서는, 상기 링 발진 회로에 의한 발진의 발진 주파수를 변화시키는 주파수 가변 제어부의 기능을 갖는 제 1 ∼ 제 3 트랜스퍼 게이트(200-1 ∼ 200-3)가 링 발진 회로 내에서 인접하는 인버터간(3단째의 인버터와 최초 단의 인버터간도 포함)에 각각 삽입되어 있다. 이들 제 1 ∼ 제 3 트랜스퍼 게이트(200-1 ∼ 200-3)의 각각에서는 p-MOS형 트랜지스터(p 채널형 MOS형 트랜지스터) 및 n-MOS형 트랜지스터(n 채널형 MOS형 트랜지스터)가 병렬로 접속되어 있다. 외부로부터 2 개의 제어 전압 단자를 거쳐서 p-MOS형 트랜지스터 게이트 및 n-MOS형 트랜지스터 게이트로 2 종류의 아날로그 제어 전압(Dc, XDc)(제어 전압(Dc, XDc)은 서로 반전의 관계에 있다)을 각각 공급함으로써 링 발진 회로의 발진 주파수를 변화시킬 수 있게 된다. 즉 p-MOS형 트랜지스터 게이트 및 n-MOS형 트랜지스터에 각각 인가되는 제어 전압(Dc, XDc)에 따라서 제 1 ∼ 제 3 트랜스퍼 게이트(200-1 ∼ 200-3)의 임피던스를 변화시켜, 제 1 ∼ 제 3 인버터(100-1 ∼ 100-3)의 입력 측에 등가의 가변 저항(Rc1, Rc2, Rc3)을 각각 접속한 경우와 동일한 상태를 실현함으로써 링 발진 회로의 발진 주파수를 가변으로 하고 있다.
도 8에 나타낸 바와 같은 전압 제어형 발진 회로의 종래 예에 있어서는, 전압 투입시나 PLL 발진기의 사용시에 기준 클럭(reference clock)이 장시간 정지한 경우 등에서 발진 회로 내의 반전 회로부의 입력 전압이 0 V의 상태, 또는 전원 전압까지 상승하는 상태로 된 때는 반전 회로부간에 삽입된 제 1 ∼ 제 3 트랜스퍼 게이트(200-1 ∼ 200-3)의 각각의 임피던스가 고임피던스 상태로 되는 경우가 된다. 더 상세히 설명하면 각 트랜스퍼 게이트의 p-MOS형 트랜지스터 게이트 및 n-MOS형 트랜지스터에 각각 인가되는 제어 전압(Dc)의 레벨이 전원 전압, 및 제어 전압(XDc)의 레벨이 0 V 가까이 되었을 때에는 후술하는 도 6의 그래프에 나타내는 바와 같이, 상기 각 트랜스퍼 게이트에 의해 생기는 등가의 가변 저항(Rc1, Rc2, Rc3)의 저항치가 대폭적으로 증대(예컨대 GΩ(기가 옴: 109옴)의 차수까지 증대)한다.
이와 같이 각 트랜스퍼 게이트가 고임피던스의 상태가 되었을 경우, 종래의 전압 제어형 발진 회로 내의 각 노드(#1, #2, #3)(도 8 참조) 전압의 시간 변화를 나타내는 도 9의 그래프를 참조하면 명확하듯이 전원 투입등에 의해 전원이 급히 상승한 때는 약간의 시간(예컨대 약 500 μsec = 500 마이크로초)만큼 발진하지만 서서히 진폭이 작게 되어 발진이 정지하고 만다. 환언하면 각 트랜스퍼 게이트가 고임피던스의 상태로 되었을 경우는 인버터간의 각 노드(#1, #2, #3)가 반전할 수 없으므로 중간 전위(예컨대 1.4 ∼ 1.5 V)의 레벨에서 안정된 현상이 발생하여 전원이 상승하여도 입력 전압이 어느 정도의 전압 레벨에 도달하지 않으면 발진 회로 내에서 발진이 개시되지 않는다.
이 때문에, 종래의 전압 제어형 발진 회로에서는 발진 회로 내에서 발진이 개시될 때까지의 발진 개시 시간이 길어지는 문제가 발생하였다. 또한 이러한 문제는 상기 형태의 전압 제어형 발진 회로를 사용한 아날로그 PLL 발진기에 있어서, 발진기 내에서 소정의 발진 주파수까지 상승할때의 시간(록-업(lockup) 시간)을 증대시키는 악영향을 미치고 있었다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 전원 투입시나 PLL 발진기의 사용시에 입력 전압의 레벨이 0 V 또는 전원 전압의 레벨로 된 경우에도, 발진이 안정하게 유지되는 것을 보증 할 수 있는 전압 제어형 발진 회로를 제공하는 것을 목적으로 하는 것이다.
도 1은 본 발명의 원리 구성을 나타내는 블록도.
도 2는 본 발명의 제 1 실시예의 구성을 나타내는 회로 블록도.
도 3은 본 발명의 제 2 실시예의 구성을 나타내는 회로 블록도.
도 4는 본 발명의 제 3 실시예의 구성을 나타내는 회로 블록도.
도 5는 본 발명의 전압 제어형 발진 회로의 발진 주파수 제어용의 아날로그 전압을 공급하는 회로 구성의 일례를 나타내는 회로도.
도 6은 본 발명의 실시예 및 종래 예에 있어서의 인버터간의 저항 변화의 모양을 나타내는 그래프.
도 7은 본 발명의 실시예를 적용한 PLL형 발진 기기의 대표적인 구성을 나타내는 블록도.
도 8은 종래의 전압 제어형 발진 회로의 일례를 나타내는 회로도.
도 9는 도 8의 종래 예에 있어서 입력 전압이 0 V 및 전원 전압으로 된 때의 각 노드의 전압의 시간 변화를 나타내는 도면.
<도면에 대한 부호의 설명>
1-1 ∼ 1-2n+1 … 제 1 ∼ 제 2n+1 반전 회로부
2-1 ∼ 2-2n+1 … 제 1 ∼ 제 2n+1 발진 주파수 가변 제어부
3-1 ∼ 3-2n+1 … 제 1 ∼ 제 2n+1 고정 저항 회로부
4 … 전압 제어형 발진 회로
5 … 제어 전압 발생 회로
10-1 ∼ 10-3 … 제 1 ∼ 제 3 인버터
14 … 위상 검출기
15 … 챠지 펌프 회로
16 … 로우 패스 필터
17 … 분주 회로
20-1 ∼ 20-3 … 제 1 ∼ 제 3 트랜스퍼 게이트
31-1 ∼ 31-3 … 제 1 ∼ 제 3 고정 저항형 트랜지스터
32-1 ∼ 32-3 … 제 1 ∼ 제 3 고정 저항
33-1 ∼ 33-3 … 제 1 ∼ 제 3 디플리션형 트랜지스터 또는 쇼트 채널형 트랜지스터
도 1은 본 발명의 원리 구성을 나타내는 블록도이다. 단 여기에서는 전압 제어형 발진 회로(4)의 구성을 간략화하여 나타낸다.
상기 문제점을 해결하기 위하여, 본 발명의 전압 제어형 발진 회로(4)는 도 1에 나타낸 바와 같이, 입력 신호에 대해 출력 신호가 반전되는 기수 개(제 1 ∼ 제 2n+1(n은 임의의 양의 정수))의 반전 회로부(1-1 ∼ 1-2n+1)를 직렬로 접속하고, 이들의 기수 개의 반전 회로부의 최종단의 출력측을 상기 기수 개의 반전 회로부의 최초단의 입력측에 접속함으로써 발진을 일으켜, 외부의 전압(예컨대 2 종류의 제어 신호 전압(Sc1, Sc2))에 따라서 상기 발진의 발진 주파수를 변화시키는 복수(제 1 ∼ 제 2n+1)의 발진 주파수 가변 제어부(2-1 ∼ 2-2n+1)를 인접하는 반전 회로부간에 각각 삽입함으로써 구성된다.
또한 본 발명의 전압 제어형 발진 회로에서는 이들 복수의 주파수 가변 제어부에 대해 미리 고정된 저항치를 갖는 복수(제 1 ∼ 제 2n+1)의 고정 저항 회로부(3-1 ∼ 3-2n+1)를 각각 병렬로 접속하고 있다.
더욱이 상술한 종래의 전압 제어형 발진 회로(도 8 참조)내의 제 1 ∼ 제 3 인버터(100-1 ∼ 100-3)는 본 발명의 전압 제어형 발진 회로(도 1 참조)에 관한 제 1 ∼ 제 2n+1의 반전 회로부(1-1 ∼ 1-2n+1)의 일례를 나타내고, 종래의 전압 제어형 발진 회로내의 제 1 ∼ 제 3 트랜스퍼 게이트(200-1 ∼ 200-3)는 본 발명의 전압 제어형 발진 회로에 관한 제 1 ∼ 제 2n+1의 발진 주파수 가변 제어부(2-1 ∼ 2-2n+1)의 일례를 나타내고 있다. 단 본 발명의 전압 제어형 발진 회로에 관한 복수의 고정 저항 회로부(3-1 ∼ 3-2n+1)는 종래의 전압 제어형 발진 회로에는 설치되지 있지 않는 점에 주의하여야 한다.
바람직하게는 본 발명의 전압 제어형 발진 회로에서는, 상기 복수의 주파수 가변 제어부의 각각이 상기 외부의 전압에 따라서 변화하는 저항치를 갖는 가변 저항을 포함하는 가변 저항 회로부로 구성되어 있고, 이러한 가변 저항의 저항치에 기초하여 상기 발진 주파수가 결정되도록 되어 있다.
또한 바람직하게는 본 발명의 전압 제어형 발진 회로에서는, 상기 복수의 고정 저항 회로부의 각각이 적어도 하나의 고정 저항을 포함한다.
또한 바람직하게는 본 발명의 전압 제어형 발진 회로에서는, 상기 복수의 고정 저항 회로부의 각각이 적어도 하나의 MOS형 트랜지스터를 포함하고, 이 MOS형 트랜지스터에 소정의 전압을 인가함으로써 상기 고정된 저항치를 갖는 저항을 실현하도록 되어 있다.
또한 바람직하게는 본 발명의 전압 제어형 발진 회로에서는, 상기 복수의 고정 저항 회로부의 각각이 적어도 하나의 다결정 실리콘(즉 폴리실리콘(polysilicon))을 포함하고, 이 다결정 실리콘에 의해 상기 고정된 저항치를 갖는 저항을 실현하도록 되어 있다.
또한 바람직하게는 본 발명의 전압 제어형 발진 회로에서는, 상기 복수의 고정 저항 회로부의 각각이 적어도 하나의 확산층을 포함하고, 이 확산층에 의해 상기 고정된 저항치를 갖는 저항을 실현하도록 되어 있다.
본 발명의 하나의 바람직한 실시 형태는 입력 신호에 대하여 출력 신호가 반전되는 반전 회로부를 기수 개 직렬로 접속하고, 상기 기수 개의 반전 회로부의 최종단의 출력 측을 상기 기수 개의 반전 회로부의 최초 단의 입력 측에 접속함으로써 발진을 일으켜, 외부의 전압에 따라서 상기 발진의 발진 주파수를 변화시키기 위한 MOS형 트랜지스터로 된 복수의 트랜스퍼 게이트를 인접하는 반전 회로부간에 각각 삽입하여 된 전압 제어형 발진 회로에 있어서, 상기 MOS형 트랜지스터를 디플리션형(depletion type)의 트랜지스터로 하고, 상기 MOS형 트랜지스터에 소정의 게이트 전압이 인가되어 있지 않은 경우에도 상기 MOS형 트랜지스터를 동작 상태로 함으로써 상기 발진을 유지시키도록 구성된다.
또한 본 발명의 다른 바람직한 실시 형태는 입력 신호에 대해 출력 신호가 반전되는 반전 회로부를 기수 개 직렬로 접속하고, 상기 기수 개의 반전 회로부의 최종단의 출력 측을 상기 기수 개의 반전 회로부의 최초 단의 입력 측에 접속함으로써 발진을 일으켜, 외부의 전압에 따라서 상기 발진의 발진 주파수를 변화시키기 위한 MOS형 트랜지스터로 된 복수의 트랜스퍼 게이트를 인접하는 반전 회로부간에 각각 삽입하여 된 전압 제어형 발진 회로에 있어서, 상기 MOS형 트랜지스터를 짧은 채널 길이를 갖는 쇼트 채널형(short-channel type)의 트랜지스터로 하고, 상기 MOS형 트랜지스터에 소정의 게이트 전압이 인가되어 있지 않는 경우에도 상기 MOS형 트랜지스터를 동작 상태로 함으로써 상기 발진을 유지시키도록 구성된다.
본 발명의 전압 제어형 발진 회로에 의하면, 발진 주파수를 변화시키기 위한 가변 저항 회로부를 포함한 트랜스퍼 게이트 등에 병렬로, 소정의 고정 저항치를 갖는 고정 저항 회로부를 복수의 반전 회로부간에 삽입하도록 구성되어 있으므로, 전원 투입시나 발진을 일시 정지한 경우에 입력 전압의 레벨이 0 V 또는 전원 전압의 레벨로 되어 각 트랜스퍼 게이트가 고임피던스의 상태로 된 때에는 각 반전 회로부의 입력 측의 합성 저항이 상기 고정 저항 회로부의 고정 저항치에 의해 지배되도록 된다. 그 때문에 입력 전압의 레벨이 0 V 또는 전원 전압의 레벨로 된 경우에도 발진 회로 내의 발진이 안정하게 유지되도록 된다.
(발명의 실시 형태)
이하 도 2 ∼ 도 7을 참조하면서 본 발명의 몇가지 실시예를 설명한다.
도 2는 본 발명의 제 1 실시예의 구성을 나타내는 회로 블록도이다. 여기에서는 반전 회로부를 기수 개 직렬로 접속한 구성의 전압 제어형 발진 회로로하여 3 단의 링 발진 회로를 예시하는 것으로 한다. 또한 이하에서 상술한 구성 요소와 동일한 것에 대해서는 동일 참조 번호를 붙여서 나타내기로 한다.
도 2에 나타낸 제 1 실시예에 있어서는, 전압 제어형 발진 회로를 구성하는 기수 개의 반전 회로부(도 1 참조)로서 입력 신호를 반전하여 출력하는 형태의 3 개의 인버터, 즉 제 1 ∼ 제 3 인버터(10-1 ∼ 10-3)가 직렬로 접속되어 있다. 또한 3단째 인버터(10-3)의 출력 단자(OUT)를 최초 단 인버터(10-1)의 입력 단자(IN)에 접속하고, 3단째 인버터의 출력 신호를 최초 단 인버터의 입력 단자에 피드백 시킴으로써 발진이 일어나도록 발진 회로가 구성된다.
또한 도 2에서는 상기 전압 제어형 발진 회로를 구성하는 복수의 주파수 가변 제어부(도 1 참조)로서, 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)가 링 발진 회로 내에서 인접하는 인버터간(3단째 인버터와 최초 단 인버터의 사이도 포함)에 각각 삽입되어 있다. 이들 트랜스퍼 게이트(20-1 ∼ 20-3)는 외부로부터의 직류 제어 전압(Dc, XDc)에 따라서 변화하는 저항치를 갖는 가변 저항을 포함하는 가변 저항 회로부의 기능을 구비하고 있다.
더 상세히 설명하면 상기 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)의 각각에서는 p-MOS형 트랜지스터 및 n-MOS형 트랜지스터가 병렬로 접속되어 있다. 외부로부터 2 개의 제어 전압 단자를 거쳐서 p-MOS형 트랜지스터 게이트 및 n-MOS형 트랜지스터 게이트로 2 종류의 아날로그 제어 전압(Dc, XDc)을 각각 공급함으로써 링 발진 회로의 발진 주파수를 변화시킬 수 있게 된다. 즉 p-MOS형 트랜지스터 게이트 및 n-MOS형 트랜지스터에 각각 인가되는 제어 전압(Dc, XDc)에 따라서 제 1 ∼ 제 3 트랜지스터 게이트(20-1 ∼ 20-3)의 임피던스를 변화시켜서, 제 1 ∼ 제 3 인버터(10-1 ∼ 10-3)의 입력 측에 등가의 가변 저항(Rc1, Rc2, Rc3)을 각각 접속한 경우와 같은 상태를 실현하고 있다.
또한 도 2에 있어서는 본 발명의 특징적인 구성 요소인 복수의 고정 저항 회로부(도 1 참조)로서, 미리 고정된 저항치를 갖는 제 1 ∼ 제 3 고정 저항형 트랜지스터(31-1 ∼ 31-3)를 상기 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)에 대해 각각 병렬로 접속하고 있다. 이들 고정 저항형 트랜지스터는 바람직하게는 일정 전압(예컨대 0 V)이 게이트에 인가된 MOS형 트랜지스터로 되며, 각각 등가의 고정 저항(Rf1, Rf2, Rf3)을 접속한 경우와 동일한 상태를 실현한다.
이하, 상술한 종래 예(도 8 참조)의 회로 구성과, 상기 제 1 실시예(도 2 참조)의 회로 구성을 비교하면서, 본 발명의 전압 제어형 발진 회로의 작용에 대해 상세히 설명한다.
도 8에 나타낸 종래 예에 있어서, 전원 투입시나 발진을 일시 정지한 경우 등은, 예컨대 일방의 제어 전압 단자에는 전원 전압의 레벨을 갖는 제어 전압(Dc)이 인가되고, 타방의 제어 전압 단자에는 0 V 레벨을 갖는 제어 전압(XDc)이 인가된다. 이 때에 제 1 ∼ 제 3 트랜스퍼 게이트(200-1 ∼ 200-3)에 의한 가변 저항(Rc1, Rc2, Rc3)의 저항치는 GΩ 차수의 고저항치로 된다. 이 고저항치의 가변 저항 때문에 도 8의 종래 예에서는 인버터간의 각 노드(#1 ∼ #3)의 전압은 시간이 경과함에 따라 감쇄하여 전원 전압의 약 1/2의 전압 레벨에 수렴하여 안정화되므로 발진이 행해지지 않는다.
이것에 대해 도 2의 제 1 실시예에서는, 각 인버터간에 삽입되는 등가 저항은 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)에 의한 가변 저항(Rc1, Rc2, Rc3)의 각각과 제 1 ∼ 제 3 고정 저항형 트랜지스터(31-1 ∼ 31-3)에 의한 고정 저항(Rf1, Rf2, Rf3)의 각각과의 합성 저항치를 갖게 된다. 그러므로 제 1 실시예에서는 일방의 제어 전압 단자에 전원 전압의 레벨을 갖는 제어 전압(Dc)이 인가되고, 타방의 제어 전압 단자에 0 V 레벨을 갖는 제어 전압(XDc)이 인가되는 경우는, 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)의 임피던스가 고임피던스 상태로 되고, 각 임피던스간에 삽입되는 등가의 저항은 거의 고정 저항(Rf1, Rf2, Rf3)의 저항치를 갖도록 된다. 즉 제 1 실시예에서는 종래 예와 다르게 각 인버터간에 삽입되는 등가 저항이 GΩ 차수의 고저항치로 되지는 않는다.
그 결과 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)의 임피던스가 고임피던스의 상태로 된 경우에도 발진을 행할 수 있게 된다. 한편 제어 전압(Dc, XDc)의 전압이 변화하여 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)의 임피던스가 저임피던스의 상태로 된 경우, 즉 가변 저항(Rc1, Rc2, Rc3)의 저항치가 충분히 낮게 된 경우, 이들 가변 저항(Rc1, Rc2, Rc3)의 저항치가 지배적으로 되어 종래 예와 같이 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)를 사용하여 발진 주파수의 변화를 제어할 수 있게 된다.
도 3은 본 발명의 제 2 실시예의 구성을 나타내는 회로 블록도이다. 여기에서도 반전 회로부를 기수 개 직렬로 접속한 구성의 전압 제어형 발진 회로로서 3 단의 링 발진 회로를 예시하기로 한다.
도 3에 관한 제 1 ∼ 제 3 인버터(10-1 ∼ 10-3) 및 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)의 구성 요소는 상술한 제 1 실시예의 경우와 같은 상호 접속 관계를 갖고 있다. 그러므로 여기에서는 상기 구성 요소의 상호 접속 관계 등에 관한 설명은 생략하기로 한다.
도 3에 나타낸 제 2 실시예에서는, 본 발명의 특징적 구성 요소인 복수의 고정 저항 회로부(도 1 참조)로서 제 1 ∼ 제 3 고정 저항(32-1 ∼ 32-3)을 상기 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)에 대해 각각 병렬로 접속하고 있다. 이 경우, 각 인버터간에 삽입되는 등가 저항은 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)에 의한 가변 저항(Rc1, Rc2, Rc3)의 각각과 제 1 ∼ 제 3 고정 저항(32-1 ∼ 32-3)의 각각과의 합성 저항치를 갖게 된다.
그러므로 제 2 실시예에서는 일방의 제어 전압 단자에 전원 전압의 레벨을 갖는 제어 전압(Dc)이 인가되고, 타방의 제어 전압 단자에 0 V의 레벨을 갖는 제어 전압(XDc)이 인가되는 경우는, 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)의 임피던스가 고임피던스의 상태로 되어 각 인버터간에 삽입되는 등가 저항은 거의 고정 저항(32-1 ∼ 32-3)에 의해 지배되게 된다. 즉 제 2 실시예에서는 상술한 제 1 실시예의 경우와 같이 입력 전압이 0 V인 경우에도 각 인버터간의 임피던스가 고임피던스의 상태는 아니고 발진을 유지할 수 있게 된다.
또한 본 발명의 전압 제어형 발진 회로에서는, 상기 고정 저항(32-1 ∼ 32-3) 대신에 기판 상에 형성된 다결정 실리콘에 의해 고정 저항치를 갖는 고정 저항 회로부를 실현할 수도 있다.
또한 본 발명의 전압 제어형 발진 회로에서는, 상기 고정 저항(32-1 ∼ 32-3) 대시에 기판 내에 매립된 확산층에 의해 고정 저항치를 갖는 고정 저항 회로부를 실현할 수도 있다.
도 4는 본 발명의 제 3 실시예의 구성을 나타내는 회로 블록도이다. 여기에서도 반전 회로부를 기수 개 직렬로 접속한 구성의 전압 제어형 발진 회로로서 3 단의 링 발진 회로를 나타내기로 한다.
도 4에 있어서의 제 1 ∼ 제 3 인버터(10-1 ∼ 10-3)는 상술한 제 1 및 제 2 실시예에 관한 인버터와 같은 구성을 갖는다. 그러므로 여기에서는 상기 제 1 ∼ 제 3 인버터(10-1 ∼ 10-3)에 관한 설명은 생략하기로 한다.
도 4에 나타낸 도 3의 실시예에 있어서는 상술한 제 1 및 제 2 실시예에 나타낸 바와 같은 제 1 ∼ 제 3 트랜스퍼 게이트를 구성하는 MOS형 트랜지스터로서 제 1 ∼ 제 3 디플리션형 트랜지스터 또는 쇼트 채널형 트랜지스터(33-1 ∼ 33-3)를 사용하고 있다.
상기의 디플리션형 트랜지스터는 바이어스(bias)로 되는 전압이 게이트에 인가되지 않는 경우(예컨대 일방의 제어 전압 단자에 전원 전압의 레벨을 갖는 제어 전압(Dc)이 인가되고, 타방의 제어 전압 단자에 0 V의 레벨을 갖는 제어 전압(XDc)이 인가되는 경우)에도 누설 전류 등이 흐르게 되기 때문에 동작 상태(즉 온 상태)로 되므로 발진을 유지시킬 수 있게 된다.
한편으로는 상기 쇼트 채널형 트랜지스터는 통상의 채널 보다도 짧은 채널 길이를 갖고 있고, 바이어스로 된 전압이 게이트에 인가되지 않는 경우에도 누설 전류 등이 흐르게 되기 때문에 온 상태로 되므로 발진을 유지시킬 수 있게 된다.
도 4에 나타낸 제 3 실시예에서는 전압 제어형 발진 회로의 발진 주파수의 변화를 제어하기 위한 제 1 ∼ 제 3 트랜스퍼 게이트를 구성하는 MOS형 트랜지스터로서 입력 전압이 0 V인 경우에도 고임피던스 상태로 되지 않는 형태의 디플리션형 트랜지스터 또는 쇼트 채널형 트랜지스터를 사용하고 있다. 이것에 의해 고정 저항 회로부를 일부러 설치하지 않아도 가변 저항 회로부에 대해 병렬로 고정 저항 회로부를 삽입한 경우와 같은 상태를 실현하도록 하고 있다. 즉 상기 제 3 실시예에서는 제 1 ∼ 제 3 디플리션형 트랜지스터 또는 쇼트 채널형 트랜지스터에 의해 가변 저항 회로부 및 고정 저항 회로부의 기능을 겸용할 수 있으므로 상술한 제 1 및 제 2 실시예 보다도 회로 구성이 간단하게 된다.
도 5는 본 발명의 전압 제어형 발진 회로의 발진 주파수 제어용의 아날로그 전압을 공급하는 회로 구성의 일례를 나타내는 회로도이다.
도 5에 있어서는 발진 주파수 제어용의 아날로그 전압을 공급하는 회로로서, 비반전 출력 단자 및 반전 출력 단자를 갖는 연산 증폭기 등의 증폭기로 된 제어 전압 발생 회로(5)를 설치하고 있다. 이 제어 전압 발생 회로(5)에서는 하나의 아날로그 입력 전압(Vin)이 입력된 경우에, 서로 극성이 반전한 2 종류의 아날로그 전압이 발진 주파수 제어용의 전압으로서 출력되도록 되어 있다. 예컨대 본 발명의 실시예에서 사용되는 2 종류의 제어 전압(Dc, XDc)이 상기 비반전 출력 단자 및 반전 출력 단자로부터 제 1 ∼ 제 3 트랜스퍼 게이트(20-1 ∼ 20-3)로 공급된다. 상기 제어 전압 발생 회로(5)는 본 발명의 전압 제어형 발진 회로와 공통의 기판에 실장함으로써 하나의 반도체 집적 회로 또는 LSI 내에 장착할 수 있다.
도 6은 본 발명의 실시예 및 종래 예에 있어서의 인버터간의 저항 변화의 모양을 나타내는 그래프이다. 단 여기에서는 상술한 제 1 및 제 2 실시예에 나타낸 바와 같이 복수의 고정 저항 회로부가 복수의 트랜스퍼 게이트에 대해 각각 병렬로 접속되는 구성을 상정하고 있다.
도 8에 나타낸 바와 같은 종래 예에 있어서, 전원 투입시나 발진을 일시 정지한 경우 등은 2 개의 제어 전압 단자중의 어느 일방(예컨대 제어 전압(Dc)이 공급되는 측의 단자)에는 약 0 V의 레벨을 갖는 제어 전압(XDc)이 인가되는 동시에 타방(예컨대 제어 전압(Dc)이 공급되는 측의 단자)에는 전원 전압(예컨대 3 V)의 레벨을 갖는 제어 전압(Dc)이 인가된다. 이 때에 3 개의 트랜스퍼 게이트의 임피던스의 어느 것도 고임피던스의 상태로 되고, 이들 트랜스퍼 게이트에 의한 가변 저항(Rc1, Rc2, Rc3)의 저항치는 GΩ 차수의 고임피던스로 된다(도 6 중의 실선). 이 때문에 상기 종래 예에서는 인버터간의 노드(#1 ∼ #3)의 발진 상태의 전압은 시간이 경과함에 따라 감쇄하여 전원 전압의 약 1/2의 전압 레벨로 수렴하므로 발진이 유지되지 않는다.
이것에 대해 본 발명의 실시예에서는 3 개의 트랜스퍼 게이트에 의한 가변 저항(Rc1, Rc2, Rc3)의 각각과 3 개의 고정 저항형 트랜지스터에 의한 등가의 고정 저항(Rf1, Rf2, Rf3)(또한 3 개의 고정 저항(32-1 ∼ 32-3))의 각각이 병렬로 접속된 경우에 해당하는 합성 저항(Rc1', Rc2', Rc3')이 각 인버터간에 삽입되게 된다. 이러한 상태에서 2 개의 제어 전압 단자중의 어느 일방에 약 0 V의 레벨을 갖는 제어 전압(XDc)이 인가되는 동시에 타방에 전원 전압의 레벨을 갖는 제어 전압(Dc)이 인가되는 경우, 제 1 ∼ 제 3 트랜스퍼 게이트의 임피던스가 고임피던스의 상태로 되어 합성 저항(Rc1', Rc2', Rc3')은 도 6 중의 파선으로 나타낸 바와 같이 거의 고정 저항(Rf1, Rf2, Rf3)의 저항치를 갖게 된다.
그러므로 본 발명의 실시예에서는 어느 일방의 제어 전압의 레벨이 약 0 V로 된 경우에도 각 인버터간에 삽입되는 합성 저항(Rc1, Rc2, Rc3)이 GΩ 차수의 고저항치로 되는 것은 피할 수 있다. 즉 제 1 ∼ 제 3 트랜스퍼 게이트의 임피던스가 고임피던스의 상태로 된 경우에도 발진을 행할 수 있게 된다.
한편 제어 전압(Dc, XDc)의 전압 레벨이 증가하여 제 1 ∼ 제 3 트랜스퍼 게이트의 임피던스가 저임피던스의 상태로 된 경우, 종래 예 및 본 발명의 어느 것에서도 합성 저항(Rc1', Rc2', Rc3')은 가변 저항(Rc1, Rc2, Rc3)에 의해 지배되게 된다. 따라서 이 경우는 제 1 ∼ 제 3 트랜스퍼 게이트를 사용하여 발진 주파수의 변화를 제어할 수 있게 된다.
도 7은 본 발명의 실시예를 적용한 PLL 발진 기기의 대표적인 구성을 나타내는 블록도이다.
도 7에 나타낸 아날로그의 PLL 빌진 기기는 위상 검출기(14)와, 차지 펌프(charge pump) 회로(15)와 로 패스 필터(저역 필터)(16)와, 본 발명의 전압 제어형 발진 회로(예컨대 도 1의 전압 제어형 발진 회로(4))와, 분주(分周) 회로(17)를 구비하고, 이들 구성 요소로 루프(loop) 계의 제어 회로가 형성된다.
상기 위상 검출기(14)는 입력 클럭(예컨대 기준 클럭)(CLKin)과, 본 발명의 전압 제어형 발진 회로(또는 분주 회로(17))의 출력 클럭(CLKout)에 대응하는 발진 출력 신호와의 위상차를 검출하는 기능을 갖는다.
상기 위상 검출기(14)에 의해 입력 클럭과 발진 출력 신호간의 위상차를 검출하여 얻어진 검출 신호는 차지 펌프 회로(15)에 입력된다. 이 차지 펌프 회로(15)에서는 입력 신호와 발진 출력 신호간의 위상차에 대응하는 위상차 전압을 출력한다.
차지 펌프 회로(15)로부터 출력되는 위상차 전압은 로 패스 필터에 의해 평활화된 후에, 본 발명의 전압 제어형 발진 회로에 입력된다. 이 전압 제어형 발진 회로에서는 상기 평활화된 위상차 전압에 따른 발진 주파수를 갖는 발진 출력 신호가 생성된다. 이 전압 제어형 발진 회로로부터의 발진 출력 신호는 위상 검출기(14)에 직접 입력되거나 또는 분주 회로(17)를 통하여 상기 발진 주파수를 위상 검출 가능한 값으로 조정한 후에 위상 검출기(14)에 입력된다.
본 발명의 전압 제어형 발진 회로를 사용함으로써, 입력 클럭이 장시간 정지한 경우에 상기 전압 제어형 발진 회로의 입력 전압이 0 V의 상태로 된 때에도 발진이 정지하지 않고 안정하게 유지되므로, 입력 클럭이 다시 공급되고 나서 PLL 발진기내에서 소정의 발진 주파수로 상승할 때까지의 시간을 대폭적으로 절감할 수 있게 된다.
이상에서 설명한 바와 같이 본 발명의 전압 제어형 발진 회로에 의하면, 첫째로 외부 전압에 의해 발진 주파수를 변화시키는 복수의 트랜스퍼 게이트 등의 발진 주파수 가변 제어부에 대해 고정된 저항치를 갖는 복수의 고정 저항 회로부를 각각 병렬로 접속하고 있으므로, 입력 전압이 0 V가 된 경우에도 발진이 안정하게 유지된다. 이 때문에 상기와 같은 전압 제어형 발진 회로를 사용하고 있는 PLL 발진기에 있어서는 전원 투입 후 소정의 주파수까지 상승하는 시간의 증대를 억제할 수 있으므로, 발진기 하나로도 안정하게 발진할 때까지의 상승 시간을 단축시킬 수 있게 된다.
또한 본 발명의 전압 제어형 발진 회로에 의하면, 둘째로 외부 전압에 의해 발진 주파수를 변화시키는 복수의 발진 주파수 가변 제어부의 각각을 구성하는 가변 저항 회로부에 병렬로 고정 저항 회로부가 접속되어 있으므로, 입력 전압이 0 V로 되어 가변 저항 회로부가 고임피던스로 된 경우에도 각 반전 회로부의 저항이 증대하지는 않게 된다. 그 결과 입력 전압이 0 V로 된 경우에도 고정 저항 회로부가 기능하여 발진이 안정하게 행해진다.
또한 본 발명의 전압 제어형 발진 회로에 의하면, 셋째로 복수의 가변 저항 회로부의 각각에 병렬로 고정 저항을 접속하고 있으므로, 이 고정 저항의 저항치를 적정한 값으로 설정함으로써 전원 투입시나 PLL 발진기의 사용시에 입력 전압의 레벨이 0 V 또는 전원 전압의 레벨로 된 경우에도 발진이 안정하게 유지된다.
또한 본 발명의 전압 제어형 발진 회로에 의하면, 넷 째로 복수의 가변 저항 회로부의 각각에 병렬로 일정 전압 하에서 고정된 저항치를 갖는 MOS형 트랜지스터를 접속하고 있으므로, 전원 투입시나 PLL 발진기의 사용시에 입력 전압의 레벨이 0 V 또는 전원 전압의 레벨로 된 경우에도 발진이 안정하게 유지되는 동시에 상기 발진 회로를 하나의 반도체 집적 회로로 실현할 수 있게 된다.
또한 본 발명의 전압 제어형 발진 회로에 의하면, 다섯 째로 다결정 실리콘의 저항에 의해 복수의 고정 저항 회로부의 각각을 실현하고 있으므로, 전원 투입시나 PLL 발전기의 사용시에 입력 전압의 레벨이 0 V 또는 전원 전압의 레벨로 된 경우에도 발진이 안정하게 유지되는 동시에, 다결정 실리콘을 이용한 고정 저항을 하나의 기판 상에 실장하는 것이 용이하게 행해진다.
또한 본 발명의 전압 제어형 발진 회로에 의하면, 여섯 째로 기판 내에 매립된 확산층에 의해 복수의 고정 저항 회로부의 각각을 실현하고 있으므로, 전원 투입시나 PLL 발진기의 사용시에 입력 전압의 레벨이 0 V 또는 전원 전압의 레벨로 된 경우에도 발진이 안정하게 유지되는 동시에, 확산층을 이용한 고정 저항을 하나의 기판 상에 용이하게 실현할 수 있게 된다.
또한 본 발명의 전압 제어형 발진 회로에 의하면, 일곱 째로 복수의 가변 저항 회로부의 각각을 구성하는 MOS형 트랜지스터를 디플리션형의 트랜지스터로서 사용하므로, 상기 트랜지스터의 게이트에 대해 바이어스로 되는 전압이 인가되지 않는 경우에도 상기 트랜지스터를 "온(ON)" 상태로 할 수 있다. 이 경우 상기 디플리션형 트랜지스터에 의해 가변 저항 회로부 및 고정 저항 회로부의 기능을 겸용할 수 있으므로, 비교적 간단한 회로 구성에 의해 발진을 유지시킬 수 있게 된다.
또한 본 발명의 전압 제어형 발진 회로에 의하면, 여덟 째로 복수의 가변 저항 회로부의 각각을 구성하는 MOS형 트랜지스터를 쇼트 채널형의 트랜지스터로서 사용하므로, 상기 트랜지스터의 게이트에 대해 바이어서로 되는 전압이 인가되지 않는 경우에도 상기 트랜지스터를 "온" 상태로 할 수 있다. 이 경우 상기 쇼트 채널형의 트랜지스터에 의해 가변 저항 회로부 및 고정 저항 회로부의 기능을 겸용할 수 있으므로, 비교적 간단한 회로 구성에 의해 발진을 유지시킬 수 있게 된다.
Claims (8)
- 입력 신호에 대하여 출력 신호가 반전되는 반전 회로부를 기수 개 직렬로 접속하고 상기 기수 개의 반전 회로부의 최종단의 출력 측을 상기 기수 개의 반전 회로부의 최초 단의 입력 측에 접속함으로써 발진을 일으켜, 외부의 전압에 따라서 상기 발진의 발진 주파수를 변화시키는 복수의 주파수 가변 제어부를 인접하는 반전 회로부간에 각각 삽입하여 된 전압 제어형 발진 회로에 있어서, 상기 복수의 주파수 가변 제어부에 대해 미리 고정된 저항치를 갖는 복수의 고정 저항 회로부를 각각 병렬로 접속한 것을 특징으로 하는 전압 제어형 발진 회로.
- 제1항에 있어서, 상기 복수의 주파수 가변 제어부의 각각이 상기 외부의 전압에 따라서 변화하는 저항치를 갖는 가변 저항을 포함하는 가변 저항 회로부로 구성되어 있고, 상기 가변 저항의 저항치에 기초하여 상기 발진 주파수가 결정되는 것을 특징으로 하는 전압 제어형 발진 회로.
- 제1항에 있어서, 상기 복수의 고정 저항 회로부의 각각이 적어도 하나의 고정 저항을 포함하는 것을 특징으로 하는 전압 제어형 발진 회로.
- 제1항에 있어서, 상기 복수의 고정 저항 회로부의 각각이 적어도 하나의 MOS형 트랜지스터를 포함하고, 상기 MOS형 트랜지스터에 소정의 전압을 인가함으로써 상기 고정된 저항치를 갖는 저항을 실현하는 것을 특징으로 하는 전압 제어형 발진 회로.
- 제1항에 있어서, 상기 복수의 고정 저항 회로부의 각각이 적어도 하나의 다결정 실리콘을 포함하고, 상기 다결정 실리콘에 의해 상기 고정된 저항치를 갖는 저항을 실현하는 것을 특징으로 하는 전압 제어형 발진 회로.
- 제1항에 있어서, 상기 복수의 고정 저항 회로부의 각각이 적어도 하나의 확산층을 포함하고, 상기 확산층에 의해 상기 고정된 저항치를 갖는 저항을 실현하는 것을 특징으로 하는 전압 제어형 발진 회로.
- 입력 신호에 대해 출력 신호가 반전되는 반전 회로부를 기수 개 직렬로 접속하여 상기 기수 개의 반전 회로부의 최종단의 출력 측을 상기 기수 개의 반전 회로부의 최초 단의 입력 측에 접속함으로써 발진을 일으켜, 외부의 전압에 따라서 상기 발진의 발진 주파수를 변화시키기 위한 MOS형 트랜지스터로 된 복수의 트랜스퍼 게이트를 인접하는 반전 회로부간에 각각 삽입하여 된 전압 제어형 발진 회로에 있어서, 상기 MOS형 트랜지스터를 디플리션형의 트랜지스터로 하고 상기 MOS형 트랜스지터에 게이트 전압이 인가되어 있지 않는 경우에도 상기 MOS형 트랜지스터를 동작 상태로 함으로써 상기 발진을 유지시키는 것을 특징으로 하는 전압 제어형 발진 회로.
- 입력 신호에 대해 출력 신호가 반전되는 반전 회로부를 기수 개 직렬로 접속하여 상기 기수 개의 반전 회로부의 최종단의 출력 측을 상기 기수 개의 반전 회로부의 최초 단의 입력 측에 접속함으로써 발진을 일으켜, 외부의 전압에 따라서 상기 발진의 발진 주파수를 변화시키기 위한 MOS형 트랜지스터로 된 복수의 트랜스퍼 게이트를 인접하는 반전 회로부간에 각각 삽입하여 된 전압 제어형 발진 회로에 있어서, 상기 MOS형 트랜지스터를 짧은 채널 길이를 갖는 쇼트 채널형의 트랜지스터로 하고, 상기 MOS형 트랜지스터에 게이트 전압이 인가되어 있지 않는 경우에도 상기 MOS형 트랜지스터를 동작 상태로 함으로써 상기 발진을 유지시키는 것을 특징으로 하는 전압 제어형 발진 회로.
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