KR100293816B1 - 반도체소자의층간절연막형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 층간 절연막 형성방법은, 고밀도 플라즈마 화학기상증착법을 이용한 반도체 소자의 층간 절연막 형성방법으로서, 미세 간격으로 배선들이 형성된 반도체 기판 상에 고밀도 플라즈마 화학기상증착 공정으로 소정 두께의 층간 절연막을 형성하는 단계; 및 상기 층간 절연막의 표면이 평탄화되도록 상기 고밀도 플라즈마 화학기상증착 공정시에 사용되는 반응 가스 및 바이어스 파워를 변화시켜 상기 층간 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 층간 절연막 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 고밀도 플라즈마 화학기상증착법을 이용한 반도체 소자의 층간 절연막 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 다층 금속 배선 및 고밀도의 상호연결(interconnection)구조가 이용되고 있다. 이러한, 다층 금속 배선 기술에서는 하층 배선과 상층 배선 사이에 층간 절연막을 개재시켜 상·하층 배선간을 전기적으로 절연시키고 있다.
도 1은 종래 기술에 따른 다층 배선 형성방법을 설명하기 위한 도면으로서, 도시된 바와 같이, 트랜지스터(도시않됨)가 구비된 반도체 기판(1) 상에 공지의 방법으로 하층 배선들(2)을 형성하고, 이러한 하층 배선들(2)을 덮도록 전체 상부에 층간 절연막(3)을 형성한다.
그런 다음, 층간 절연막(3)의 소정 부분들을 식각하여 하층 배선들(2)을 노출시키고, 이어서, 전체 상부에 배선용 금속막을 증착시킨 상태에서, 상기 금속막을 패터닝하여 상층 배선(4)을 형성한다.
그러나, 반도체 소자의 고집적화가 이루어짐에 따라 배선들간의 간격이 감소되고 있기 때문에, 통상의 증착 공정으로는 미세 간격으로 하층 배선들이 형성된 반도체 기판 상에 층간 절연막을 제대로 증착시킬 수 없는 문제점이 있다.
따라서, 최근에는 미세 간격으로 배선들이 형성된 반도체 기판 상에 증착 공정과 식각 공정이 동시에 이루어지는 특성을 갖는 고밀도 플라즈마 화학기상증착법(High Density Plasma Chemical Vapor Deposition : 이하, HDP-CVD라 칭함)을 이용하여 층간 절연막을 형성하는 기술이 실시되고 있다.
도 2a 및 도 2b는 종래 HDP-CVD법을 이용한 반도체 소자의 층간 절연막 형성방법을 설명하기 위한 도면으로서, 우선, 도 2a에 도시된 바와 같이, 미세 간격으로 배선들(12)이 형성된 반도체 기판(11) 상에 HDP-CVD법으로 층간 절연막(13)을 증착하고, 이어서, 도 2b에 도시된 바와 같이, 통상 이용되고 있는 화학적기계적연마법(Chemical Mechanical Polishing : 이하, CMP라 칭함)으로 층간 절연막(13)의 표면을 전면 식각하여 상기 층간 절연막(13)의 평탄화를 달성한다.
상기에서, 층간 절연막(13)의 두께는 상·하층 배선 사이에 개재되는 실재 층간 절연막의 두께 보다 더 두껍게 형성하며, 여분의 두께는 평탄화를 위한 식각시에 제거한다.
그러나, 상기와 같은 HDP-CVD 기술을 이용한 종래 기술에 따른 층간 절연막의 형성방법은 증착 공정과 식각 공정이 동시에 진행되는 HDP-CVD의 고유 특성으로 인하여, 도 3에 도시된 바와 같이, 층간 절연막(13)의 표면에 피크(peak : P)가 발생하게 됨으로써 오히려 후속 공정에 악영향을 미치게 되는 문제점이 있었다.
또한, 층간 절연막의 표면에 발생된 피크를 제거하기 위해서 종래에는 반도체 기판 상에 필요 이상의 두께로 층간 절연막을 증착한 후에 CMP 공정을 진행하여 상기 층간 절연막의 표면을 평탄화시키기 때문에, 층간 절연막의 증착 시간이 증가하게 됨은 물론 CMP 공정의 추가로 인하여 제조 비용이 증가하게 되고, 아울러, CMP 공정에 의해 층간 절연막의 표면이 거칠어지거나 또는 표면에 균열이 발생되어 양질의 층간 절연막을 형성할 수 없는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, CMP 공정 없이도 층간 절연막의 평탄화를 얻을 수 있는 HDP-CVD를 이용한 반도체 소자의 층간 절연막 형성방법을 제공하는데, 그 목적이 있다.
도 1은 종래 기술에 따른 다층 금속 배선 형성방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 종래 고밀도 플라즈마 화학기상증착법을 이용한 층간 절연막 형성방법을 설명하기 위한 단면도.
도 3은 종래 고밀도 플라즈마 화학기상증착법을 이용한 층간 절연막 형성방법의 문제점을 설명하기 위한 사진.
도 4a 및 도 4b는 본 발명의 실시예에 따른 고밀도 플라즈마 화학기상증착법을 이용한 층간 절연막 형성방법을 설명하기 위한 공정 단면도.
도 5는 본 발명의 실시예에 따라 고밀도 플라즈마 화학기상증착법을 이용하여 층간 절연막을 형성한 상태를 보여주는 사진.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 배선
23 : 층간 절연막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 층간 절연막 형성방법, 고밀도 플라즈마 화학기상증착법을 이용한 반도체 소자의 층간 절연막 형성방법으로서, 미세 간격으로 배선들이 형성된 반도체 기판 상에 고밀도 플라즈마 화학기상증착 공정으로 소정 두께의 층간 절연막을 형성하는 단계; 및 상기 층간 절연막의 표면이 평탄화되도록 상기 고밀도 플라즈마 화학기상증착 공정시에 사용되는 반응 가스 및 바이어스 파워를 변화시켜 상기 층간 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 층간 절연막을 형성한 후에 반응 가스량과 바이어스 파워를 적절하게 조절함으로써, 표면 평탄화가 달성된 양질의 층간 절연막을 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 층간 절연막 형성방법을 설명하기 위한 공정 단면도로서, 우선, 도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 공지의 방법으로 미세 간격을 갖는 다수개의 배선들(22)을 형성한 상태에서, HDP-CVD법으로 상기 배선들(22)이 덮혀지도록 반도체 기판(21)의 전면 상에 층간 절연막(23)을 증착한다.
이때, 층간 절연막(23)은 실제 상·하층 배선들 사이에 개재되는 두께로 증착하며, 증착 챔버내에 주입되는 사일렌(SiH4)가스는 50 내지 150sccm, 산소(O2) 가스는 150 내지 200sccm, 아르곤(Ar) 가스는 50 내지 500sccm으로 하고, 바이어스 파워는 1,500 내지 3,500W로 하여 형성한다.
이어서, 도 4b에 도시된 바와 같이, 상기 HDP-CVD법에 의한 층간 절연막의 형성시에 사용되는 반응 가스들 중에서 증착에 기여하는 가스인 사일렌(SiH4)가스는 0 내지 150sccm, 산소(O2) 가스는 0 내지 200sccm으로 감소시키고, 식각에 기여하는 아르곤(Ar) 가스량과 바이어스 파워(Biad Power)는 각각 100 내지 700sccm, 1,000 내지 4,000W로 증가시켜 층간 절연막(23)에 대한 표면 평탄화를 실시한다.
이 결과, 미세 간격으로 배선들(22)이 형성된 반도체 기판(21) 상에는 피크의 발생없이 표면 평탄화가 달성된 층간 절연막(23)이 형성된다.
도 5는 상기와 같은 공정을 통해 배선들 및 층간 절연막이 형성된 반도체 기판을 보여주는 사진이다. 도시된 바와 같이, 배선들(22)을 피복하는 층간 절연막(23)이 반도체 기판(21)의 전면 상에 도포되어 있으며, 특히, 층간 절연막의 표면은 피크의 발생없이 평탄화가 이루어져 있다.
따라서, 상기와 같이 반응 가스의 양과 바이어스 파워만을 조절하여 층간 절연막의 표면 평탄화를 달성할 수 있기 때문에 CMP와 같은 식각 공정을 추가로 실시할 필요가 없으며, 이에 따라, CMP 공정으로 인한 층간 절연막의 표면이 거칠게 되거나, 또는 균열이 발생되는 것을 방지할 수 있게 된다.
이상에서와 같이, 본 발명은 미세 간격으로 배선들이 형성된 반도체 기판 상에 증착 공정과 식각 공정을 동시에 수행하게 되는 HDP-CVD법을 이용하여 층간 절연막을 형성한 후에, 반응 가스량과 바이어스 파워를 조절하여 표면 평탄화가 달성된 층간 절연막을 형성할 수 있으며, 이에 따라, 추가적인 평탄화 공정을 필요로 하지 않기 때문에 공정의 단순화 및 비용 절감의 효과를 얻을 수 있다.
또한, CMP 공정의 삭제로 인하여 층간 절연막 표면이 거칠어지거나, 또는 표면 균열이 발생되는 것을 방지할 수 있기 때문에 양질의 층간 절연막을 얻을 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (3)

  1. 고밀도 플라즈마 화학기상증착법을 이용한 반도체 소자의 층간 절연막 형성방법으로서, 미세 간격으로 배선들이 형성된 반도체 기판 상에 사일렌 가스, 산소 가스, 아르곤 가스 및 일정 바이어스 파워를 인가하여, 고밀도 플라즈마 화학기상증착 공정으로 소정 두께의 층간 절연막을 형성하는 단계; 및 상기 층간 절연막의 표면이 평탄화되도록, 상기 사일렌 가스 및 산소 가스의 주입량은 증대시키고, 아르곤 가스 및 바이어스 파워는 증대시켜서, 상기 배선 상부의 층간 절연막의 표면의 소정 부분을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  2. 제1항에 있어서, 상기 층간 절연막 형성시, SiH4가스는 50 내지 150sccm, O2가스는 50 내지 200sccm, Ar 가스는 50 내지 500scc 만큼 주입하고, 바이어스 파워는 1,500 내지 3,500W 정도 인가하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  3. 제2항에 있어서, 상기 층간 절연막의 소정 부분을 식각하는 단계시, SiH4가스는 0 내지 50sccm, O2가스는 0 내지 150sccm만큼 주입되도록 그 양을 감소시키고, Ar 가스는 100 내지 700sccm, 바이어스 파워는 1,000 내지 4,000W로 증가시켜 인가하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
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