KR100292308B1 - 반도체장치 - Google Patents

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이시바시아끼라
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Abstract

본 발명은 Ⅱ-Ⅵ 족 반도체를 사용한 발광소자 및 그 이외의 반도체 장치에 관한 것이며, 제1의 p형 Ⅱ-Ⅵ 족 반도체와, 제2의 p형 Ⅱ-Ⅵ 족 반도체와, 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체와, 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체와의 계면의 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체 측에 형성되는 공핍층 내의 다중양자(多重量子)웰층을 가지며, 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체는 가전자대(價電子帶)의 정상(項上)에너지가 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체보다 낮고, 상기 양자웰층은 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체로 이루어지는 장벽(障壁)과, 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체로 이루어지는 양자웰로 이루어지는 반도체 장치를 제공한다.

Description

반도체 장치
제1도는 본 발명의 반도체 장치의 단면도
제2도는 본 발명의 제1 양태에 의한 반도체 장치에 있어서의 p형 ZnSe 층으로부터 p형 ZnTe 층에 걸친 부분의 에너지 밴드도.
제3도는 p형 ZnTe 로 이루어지는 양자웰의 폭 Lw에 대한 양자웰의 제1 양자준위 E1의 변화를 도시한 그래프.
제4도는 p형 ZnSe/p형 ZnTe 접합의 에너지 밴드도.
제5도는 ZnSe 중의 유효캐리어 농도와 ZnSe 내에의 N 도핑농도와의 관계를 도시한 그래프.
제6도는 본 발명의 제2 양태에 의한 반도체 장치에 있어서 p형 ZnSe 층으로부터 p형 ZnTe 층에 걸친 부분의 N의 도핑농도 [N]의 프로파일의 일예를 도시한 그래프.
제7도는 본 발명의 제2 양태에 의한 반도체 장치에 있어서 p형 ZnSe 층으로 부터 p형 ZnTe 층에 걸친 부분의 에너지 밴드도.
제8도는 본 발명의 제3 양태에 의한 반도체 장치에 있어서 p형 ZnSe 층으로 부터 p형 ZnTe 층에 걸친 부분의 에너지 밴드도.
제9도는 본 발명의 제3 양태에 의한 반도체 장치의 p형 ZnSe/p형 ZnTe 접합에 대한 정공(正孔)의 투과율의 에너지 의존성의 계산 결과의 일예를 도시한 그래프.
제10도는 본 발명의 제4 양태에 의한 반도체 장치에 있어서 p형 ZnSe 층으로부터 p형 ZnTe 층에 걸친 부분의 에너지 밴드도.
제11도는 본 발명의 제4 양태에 의한 반도체 장치의 p형 ZnSe/p형 ZnTe 접합에 대한 정공의 투과율의 에너지 의존성의 계산 결과의 일예를 도시한 그래프.
본 발명은 반도체 장치에 관한 것이며, 특히 Ⅱ-Ⅵ족 반도체를 사용한 발광소자 및 그 이외의 반도체 장치에 관한 것이다.
최근, 광디스크의 기록밀도나 레이저 프린터의 해상도를 향상시키기 위하여 단파장에서의 발광이 가능한 반도체 레이저에 대한 요구가 높아지고 있으며, 이를 실현하기 위한 연구가 활발히 행해지고 있다.
본 출원인은 이와 같은 요구를 충족시키고자 예의 연구를 행한 결과, Ⅱ-Ⅵ족 반도체의 일종인 ZnMgSSe계 반도체를 클래드층의 재료로서 사용한 청색 내지 녹색으로 발광이 가능한 반도체 레이저를 제안하였다. 이 반도체 레이저의 있어서는, n형 GaAs 기판 상에 n형 ZnMgSSe 클래드층, 활성층 및 p형 ZnMgSSe 클래드층으로 이루어지는 레이저 구조가 형성되고, 또한 p형 ZnMgSSe 클래드층상에 p형 ZnSe 콘택트층이 형성되어 있다. 그리고, 이 p형 ZnSe 콘택트층 상에 p측 전극이 형성되어 있는 동시에, n형 GaAs 기판의 배면에 n측 전극이 형성되어 있다(도시되지 않음).
이 구조에 있어서, p형 ZnSe 콘택트층에 대한 p측 전극의 접촉 저항이 높아서, 양호한 음성접촉(ohmic contact)을 얻는 것이 곤란하다. 이것은 ZnSe 내에 p형 불순물을 도핑함으로써 얻어지는 캐리어 농도는 최대 ~ 1017cm-3정도의 오더로 낮은 것이나, p형 ZnSe에 대하여 양호한 음성접촉을 얻는 것이 곤란한 것 등의 이유에 의한다.
또, p형 ZnSe(에너지갭은 2.8eV)와 p형 ZnTe(에너지갭은 2.3eV)와의 접합의 계면에서는 가전자대(價電子帶)에 약 0.5eV의 크기의 밴드 불연속이 존재한다. 그리고, p형 ZnSe의 가전자대는 p형 ZnTe를 향하여 아래쪽으로 만곡되어 있으며(제4도 참조), 이 아래에 철(凸)의 가전자대의 변화는 p측 전극으로부터 이 p형 ZnSe /p형 ZnTe 접합에 주입되는 정공(正孔)에 대하여 포텐셜 장벽(障壁)으로서 작용한다.
본 발명의 목적은 반도체의 접합계면에 있어서의 가전자대 또는 전도대(傳導帶)의 큰 밴드 불연속에 의한 포텐셜 장벽을 실효적으로 없앨 수 있어서, 양호한 전압-전류 특성을 얻는 반도체 장치를 제공하는 것에 있다.
본 발명의 다른 목적은 반도체의 접합계면의 공핍층(空乏層)내에 다중양자(多重量子)웰층을 배설하고, 공명터널효과에 의해 계면에서의 밴드불연속에 의한 포텐셜 장벽을 실효적으로 없앤 반도체 장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은 반도체의 접합계면에 있어서 가전자대 또는 전도대에 큰 밴드 불연속이 존재하는 경우, 접합에 인가하는 바이어스 전류가 0 부근일 때의 접합에 대한 캐리어의 투과율을 크게 할 수 있고, 이로써 접합에 전류를 쉽게 흐르게 할 수 있는 반도체 장치를 제공하는 것에 있다.
따라서, 본 발명은 제1의 p형 Ⅱ-Ⅵ 족 반도체, 제2의 p형 Ⅱ-Ⅵ 족 반도체 및 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체와 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체와의 계면의 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체 측에 형성되는 공핍층 내의 다중양자웰층을 가지며, 상기 제1의 Ⅱ-Ⅵ 족 반도체는 가전자대의 정상(頂上)에너지가 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체보다 낮고, 상기 양자웰층은 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체로 이루어지는 장벽(barrier) 및 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체로 이루어지는 양자웰(quantum well)로 이루어지는 반도체 장치이다.
또, 다른 본 발명은 제1의 n형 Ⅱ-Ⅵ 족 반도체, 제2의 n형 Ⅱ-Ⅵ 족 반도체 및 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체와 상기 제2의 n형 Ⅱ-Ⅵ 족 반도체와의 계면의 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체 측에 형성되는 공핍층 내의 양자웰을 가지며, 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체는 전도대의 저부의 에너지가 상기 제2의 n형 Ⅱ-Ⅵ 족 반도체보다 높고, 상기 다중양자웰층은 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체로 이루어지는 장벽 및 상기 제2의 제2의 n형 Ⅱ-Ⅵ 족 반도체로 이루어지는 양자웰로 이루어지는 반도체 장치이다.
또 다른 본 발명은 제1의 전극, 상기 제1의 전극 상의 반도체 기판, 상기 반도체기판 상의 제1의 클래드층, 상기 제1의 클래드층 상의 활성층, 상기 활성층상의 제2의 클래드층, 상기 제2의 끌래드층 상의 Ⅱ-Ⅵ 족 반도체로 구성한 다중 양자웰층 및 상기 다중양자웰층 상의 제2의 전극을 가지고, 상기 제1의 클래드층 및 제2의 클래드층은 Ⅱ-Ⅵ 족 반도체로 이루어지는 반도체 장치이다.
다음에, 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다.
제1도에 도시한 본 발명의 제1의 양태의 반도체 레이저에 있어서는, n형 불순물로서 Si 가 도핑된 {100} 면방위(面方位)의 n형 GaAs 기판(1)상에 n형 불순물로서 C1이 도핑된 n형 ZnMgSSe 클래드층(2), 활성층(3), p형 불순물로서 N이 도핑된 p형 ZnMgSSe 클래드층(4), p형 불순물로서 N이 도핑된 p형 ZnSe 콘택트층(5) 및 p형 불순물로서 N이 도핑된 p형 ZnTe 콘택트층(6)이 순차 적층되어 있다. 그리고, p형 ZnTe 콘택트층(6) 상에 Au 또는 Au/Pd로 이루어지는 n형 전극(7)이 형성되어 있으며, n형 GaAs 기판(1)의 배면에 In으로 이루어지는 n형 전극(8)이 형성되어 있다. 부호(9)는 p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합부에 있어서 p형 ZnSe 콘택트층(5) 측에 형성되는 공핍층 내에 형성된 p형 ZnSe/ ZnTe 다중양자(多重量子)웰(MQW)층(9)이다. 이 p형 ZnSe/ZnTe 다중양자웰(MQW) 층(9)은 p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합부에 있어서 p형 ZnSe 콘택트층(5)측에 형성되는 공핍층내에 p형 ZnTe로 이루어지는 양자웰을 개재시킴으로써 형성된 것이라고 할 수도 있다. 제2도에 도시한 바와 같이, p형 ZnSe로 이루어지는 장벽의 두께 LB는 일정하지만, p형 ZnTe로 이루어지는 양자웰의 두께 Lw는 p형 ZnSe 콘택트층(5)에서 p형 ZnTe 콘택트층(6)에 향하여 단계적으로 두껍게 되어 있다. 구체적으로는, 이 p형 ZnTe로 이루어지는 양자웰의 두께 Lw는 다음과 같이 설정한다.
먼저, p형 ZnTe로 이루어지는 양자웰의 양측을 p형 ZnSe로 이루어지는 장벽에 의해 협지한 구조의 단일 양자웰에 있어서의 p형 ZnTe로 이루어지는 양자웰의 두께 Lw에 대하여 제1 양자준위(量子準位)(E1)가 어떻게 변화하는가를 유한(有限)장벽의 웰형 포텐셜에 대한 양자역학적 계산에 의해 구한 도면을 제3도에 나타낸다. 단, 이 계산에서는 양자웰 및 장벽에 있어서의 전자의 질량으로서 p형 ZnSe 및 p형 ZnTe 중의 정공(正孔)의 유효질량 mh을 상정(想定)하여 0.6 m0(m0: 전자의 정지질량)을 사용하고, 또 웰의 깊이는 0.5 eV로 하였다. 제3도로부터 p형 ZnTe로 이루어지는 양자웰의 두께 Lw를 작게 함으로써, 양자웰 내에 형성되는 제1 양자준위(E1)를 낮게 할 수 있는 것을 알 수 있다. 그래서, 제1양태에서는 이것을 이용하여 p형 ZnTe로 이루어지는 웰층의 두께 Lw를 변화시킨다.
또, p형 ZnSe 와 p형 ZnTe와의 계면으로부터 p형 ZnSe 측에 폭 W에 걸쳐 발생하는 밴드의 만곡은 p형 ZnSe와 p형 ZnTe와의 계면으로부터의 거리 x (제4도 참조)의 2차함수
ø(x) = ør {1-(x/W)2} (1)
로 주어진다. 따라서, p형 ZnSe /p형 ZnTe 다중양자웰층(9)의 설계는 이 (1)식에 의거하여 p형 ZnTe로 이루어지는 양자웰의 각각에 형성되는 양자준위 E1가 p형 ZnSe 및 p형 ZnTe의 가전자대(價電子帶)의 정상(頂上)의 에너지와 일치하고, 더욱이 서로 같아지도록 Lw를 단계적으로 변화시킴으로써 할 수 있다. 실용적으로는, 이 일치는 열에너지 ~kT(k : 볼츠만상수, T : 절대온도)정도의 범위내이면 문제 없다.
제2도는 p형 ZnSe/p형 ZnTe 다중양자웰층(9)에 있어서 p형 ZnSe 장벽의 폭 LB을 2nm로 한 경우의 양자웰폭 Lw의 설계예를 도시한다. 여기서, p형 ZnSe 콘택트층(5)의 액셉터농도 NA는 5 × 1017cm-3로 하고, p형 ZnTe 콘택트층(6)의 액셉터농도 NA는 5 × 1019cm-3로 하고 있다. 제2도에 도시한 바와 같이, 이 경우에는 합계 7개 있는 양자웰의 폭 Lw, 그 양자준위 E1가 p형 ZnSe 및 p형 ZnTe의 페르미(Fermi) 준위와 일치하도록, p형 ZnSe 콘택트층(5)으로부터 p형 ZnTe 콘택트층(6)에 향하여 Lw = 0.3nm, 0.4nm, 0.5nm, 0.6nm, 0.8nm, 1.1nm, 1.7nm로 변화시키고 있다.
그리고, 양자웰폭 Lw의 설계는 엄밀하게는 각 양자웰의 준위는 서로 결합하고 있으므로 그들의 상호작용을 고려할 필요가 있으며, 또 양자웰과 장벽과의 격자부정합(格子不整合)에 의한 왜곡의 영향도 고려하지 않으면 안되나, 제2도와 같이 다중양자웰층의 양자준위를 편평하게 설계하는 것도 원리적으로 가능하다.
제2도에 있어서, p형 ZnTe에 주입된 정공은 p형 ZnSe /p형 ZnTe 다중양자웰층(9)의 각 양자웰에 형성된 양자준위 E1를 통해 터널효과에 의해 p형 ZnSe 측에 흐를 수 있으므로, p형 ZnSe /p형 ZnTe 계면의 포텐셜 장벽은 실효적으로 없어진다. 따라서, 제1도에 도시한 반도체 레이저는 양호한 전압-전류 특성을 얻을 수 있다. p형 ZnSe /p형 ZnTe 다중양자웰층(9)을 횡단하는 전류는 터널효과에 의한 것이므로, 약간의 저항성분이 존재하기는 하지만, p형 ZnSe /p형 ZnTe 다중양자웰층(9)을 배설하는 것은, 특히 다이오드의 순방향(順方向) 상승전압의 저감에는 큰 효과가 있다.
제1 양태에 의한 반도체 레이저의 제법은 제1도에 도시한 바와 같이, 먼저 n형 GaAs 기판(1) 상에 분자선(分子線) 에피택시(MBE)법에 의해 n형 ZnMgSSe 클래드층(2), 활성층(3), p형 ZnMgSSe 클래드층 (4), p형 ZnSe 콘택트층(5), p형 ZnSe /p형 ZnTe 다중양자웰층(9), p형 ZnTe 콘택트층(6)을 순차 에피택셜 성장시킨다. 여기서, p형 ZnSe /p형 ZnTe 다중양자웰층(9)의 형성은 MBE 장치에 있어서의 분자선의 셔터의 개폐만으로 용이하게 행하는 것이 가능하다.
이 MBE에 의한 에피택셜 성장에 있어서는, Zn 원료로서는 순도 99.9999%의 Zn을 사용하고, Mg 원료로서는 순도 99.9999% 의 Mg를 사용하고, S 원료로서는 순도 99.9999%의 ZnS 를 사용하고, Se 원료로서는 순도 99.90999% 의 Se를 사용한다. 또, n형 ZnMgSSe 클래드층(2)의 n형 불순물로서의 Cl의 도핑은 순도 99.9999%의 ZnC12를 도판트(dopant)로서 사용하여 행하고, p형 ZnMgSSe 클래드층(4), p형 ZnSe 콘택트층(5), p형 ZnSe /p형 ZnTe 다중양자웰층(9), p형 ZnTe 콘택트층(6)의 p형 불순물로서의 N의 도핑은 전자 사이크로트론 공명(ECR)을 이용한 플라스마건에 의해 발생된 N2플라스마를 조사함으로써 행한다.
전술한 ZnSe 내에의 p형 불순물의 도핑에 관하여는 2차 이온질량분석(SIMS)법에 의한 측정결과로부터, p형 불순물 자체로서는 1018~ 1019cm-3정도까지 도핑가능하지만, 이 p형 불순물의 도핑농도에 의해 정해지는 불순물 레벨의 디프(deep)화에 의해, 도핑된 불순물의 일부만이 활성화되어서 유효캐리어를 공급하는 액셉터로서 작용하는데 불과하므로, 전술한 바와 같이 낮은 캐리어 농도 밖에 얻을 수 없는 것이다. 제5도는 그 양태를 도시한 것이며, p형 불순물로서의 N의 도핑농도[N]를 증대시켜도, 유효캐리어 농도, 즉 NA-ND(NA: 액셉터농도, ND: 도너농도)는 약 4 × 1017cm-3에서 포화되어 버리는 것을 알 수 있다.
다음에, 본 발명의 제2 양태를 기술한다. 먼저, 제6도에 p형 ZnSe 콘택트층(5)으로부터 p형 ZnTe 콘택트층(6)에 걸치는 부분의 N의 도핑농도[N]의 프로파일을 도시한다. 제6도에 있어서, p형 ZnSe 콘택트층(5) 중의 N의 도핑농도[N]는 p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합의 계면으로부터 소정거리 (p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합부에 있어서 p형 ZnSe 콘택트층(5) 측에 형성되는 공핍층의 폭과 대략 같음) 떨어진 부분까지는 일정하게 되어 있다. 이 부분의 [N]은 유효캐리어 농도가 포함하는 값, 약 4 × 1017cm-3이다(제5도 참조). 한편, p형 ZnSe 콘택트층(5) 중의 p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합의 계면으로부터 상기 소정거리 내의 부분의 [N]은 접합의 계면에 향하여 연속적으로 증가하고 있다. 그리고, 접합의 계면에 있어서 [N]은 단계적으로 증대하고, p형 ZnTe 콘택트층(6) 중의 [N]에 비해 충분히 높은 값, 예를 들면 2 × 1018cm-3이다(제6도 참조). 이 정도의 [N]의 값에 대하여는, p형 ZnTe 콘택트층(6) 중의 캐리어 농도는 미포화이다.
p형 ZnSe 콘택트층(5) 중의 p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합의 계면으로부터 상기 소정거리 내의 부분의 [N]의 값은 캐리어 농도가 포화하는 값을 초과하고 있으며, N 의 불순물 레벨은 깊게 되어 있으나, 이 깊은 준위(準位)로 트랩된 정공(正孔)은 p형 ZnTe 콘택트층(6) 측에 떨어뜨리는 것이 가능하다. 따라서, 제6도에 도시한 바와 같은 N의 변조(變調)에 의해 p형 ZnSe 콘택트층(5) 측의 공핍층의 폭을 작게 할 수 있는 동시에, p형 ZnTe 콘택트층(6)중의 [N]을 높일 수 있고, 반도체 레이저에 흐르게 할 수 있는 전류량을 증대시키는 것이 가능하다.
이미 기술한 바와 같이, p형 ZnSe 콘택트층(5) 중의 캐리어 농도는 5 ×1017cm-3정도, p형 ZnTe 콘택트층(6) 중의 캐리어 농도는 1019cm-3정도로 할 수 있다. 한편, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합의 계면에 있어서의 가전자대에는 약 0.5eV의 밴드불연속이 존재한다(제4도 참조). 이와 같은 p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합의 가전자대에는 접합이 스텝접합이라고 하면, p형 ZnSe 콘택트층(5) 측에
W = (2εør/qNA)1/2(2)
의 폭에 걸쳐서 밴드의 만곡이 생긴다. 여기서, q는 전자의 전하의 절대치, ε은 ZnSe의 유전율, ør은 p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합 계면에 있어서의 가전자대의 불연속의 크기(약 0.5eV)이다.
p형 ZnSe 콘택트층(5) 중의 접합의 계면의 근방의 고농도 도핑부를 제외한 부분의 액셉터농도 NA가 5 × 1017cm-3, 고농도 도핑부의 액셉터농도 NA가 평균적으로 1 × 1018cm-3일 때, (2)식을 이용하여 이 경우의 W를 계산하면 W = 23nm로 된다. 이에 대하여, p형 ZnSe 콘택트층(5) 중의 접합계면의 근방부분에 고농도 도핑부가 배설되어 있지 않은 경우의 W는 약 32nm이다. 즉, p형 ZnSe 콘택트층(5) 중의 접합계면의 근방 부분에 고농도 도핑부가 배설되어 있음으로써, 이 고농도 도핑부가 배설되어 있지 않은 경우에 비해 공핍층의 폭 W은 약 9nm 작게 되어 있다. 이와 같이, 공핍층의 폭 W이 작게 되어 있음으로써, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합을 정공이 터널효과에 의해 통과하기 쉽게 된다.
제7도는 p형 ZnSe /p형 ZnTe 다중양자웰층(9)에 있어서의 p형 ZnSe 장벽층의 폭 LB을 2nm로 한 경우의 양자웰폭 Lw의 설계를 도시한다. 단, p형 ZnSe 콘택트층(5) 중의 액셉터 농도 NA는 5 × 1017이다. 또, p형 ZnTe 콘택트층(6)에 향하여 서서히 도핑농도 [N]를 증대시켜서 p형 ZnSe /p형 ZnTe 다중양자웰층 (9) 중의 평균 도핑농도[N]는 1 × 1018cm-3이다. 또한, p형 ZnTe 콘택트층(6) 중의 액셉터 농도 NA는 1 × 1019cm-3이다. 제7도에 도시한 바와 같이, 이 경우는 합계 5개인 양자웰의 폭 Lw을 그 제1 양자준위(E1)가 p형 ZnSe 콘택트층 (5)으로부터 p형 ZnTe 콘택트층(6)에 향하여 Lw = 0.3nm, 0.4nm, 0.6nm, 0.9nm 1.6nm로 변화시키고 있다.
전술한 바와 같이, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트 층(6)과의 접합부에 있어서 p형 ZnSe 콘택트층(5) 측에 형성되는 공핍층내에 p형 ZnSe /p형 ZnTe 다중양자웰층(9)이 배설되어 있음으로써, 이 p형 ZnSe /p형 ZnTe 다중양자웰층(9)의 각 양자웰의 제1 양자준위(E1)를 통한 공명터널효과에 의해, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 사이의 포텐셜 장벽이 실효적으로 없어지고, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합을 정공이 용이하게 흐를 수 있다.
이 제2 양태의 반도체 레이저의 제법은 전술한 제1 양태의 전술한 반도체 레이저의 제법에 있어서, p형 ZnSe 콘택트층(5), p형 ZnSe/p형 ZnTe 다중양자웰층 (9) 및 p형 ZnTe 콘택트층(6)에의 N의 도핑시에는 제6도에 도시한 바와 같은 도핑 프로파일을 얻기 위해 제6도에서 파선으로 표시한 바와 같이, [N]의 프로파일에 따른 형태로 플라스마건의 투입전력을 변화시킨다. 이 플라스마건을 사용한 p형 불순물의 도핑에 있어서는, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합계면의 근방에 있어서의 도핑량 및 디프레벨을 비교적 용이하게 제어하는 것이 가능하다.
이 제2 양태에 의한 반도체 레이저에 의하면, p형 ZnSe 콘택트층(5) 중의 p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합계면의 근방부분의 N의 도핑농도[N]가 다른 부분에 비해 높게 되어 있음으로써, 이 접합부에 있어서 p형 ZnSe 콘택트층(5) 측에 형성되는 공핍층 폭을 작게 할 수 있고, 그러므로 이 접합을 정공이 통과하기 쉽게 된다. 또한, 이 접합부에 있어서 p형 ZnSe/p형 ZnTe 다중양자웰층(9)이 배설되어 있음으로써, 이 접합에 있어서 포텐셜 장벽을 실효적으로 없앨 수 있다.
다음에, 본 발명의 제3 양태를 기술한다. 제3의 양태의 반도체 레이저는 제1도에 도시한 구조이며, 제8도에 p형 ZnSe/p형 ZnTe 다중양자웰층(9)의 p형 ZnSe 층으로부터 p형 ZnTe 층에 걸치는 부분의 에너지 밴드도이다. 제8도는 p형 ZnSe/p형 ZnTe 다중양자웰층(9)의 양자웰 및 장벽을 형성하는 원자층의 수 및 두께를 도시한 도면이다. 제8도에 도시한 바와 같이, 각각의 양자웰의 두께 Lw는 p형 ZnSe 콘택트층(5)으로부터 p형 ZnTe 콘택트층(6)에 향하여, 원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 2원자층(약 0.6nm), 2원자층(약 0.6nm), 3원자층(약 0.9nm), 4원자층(약 1.2nm), 6원자층(약 1.8nm), 6원자층(약 1.8nm)으로 변화하고 있다.
한편, LB는 p형 ZnSe 콘택트층(5)으로부터 p형 ZnTe 콘택트층(6)에 향하여, 5원자층(약 1.5nm), 4원자층(약 1.2nm), 3원자층(약 0.9 nm), 3원자층(약 0.9nm), 3원자층(약 0.9nm), 3원자층(약 0.9nm), 3원자층(약 0.9nm), 2원자층(약 0.6nm), 2원자층(약 0.6nm), 1원자층(약 0.3nm)으로 변화하고 있다. 각각의 양자웰의 양자준위를 제8도 중의 양자웰 내의 횡 방향의 실선으로 표시한다. 그리고, 제8도에 있어서, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합부에 있어서, p형 ZnSe 콘택트층(5) 측에 형성되는 공핍층의 폭(제4도의 W 참조)은 약 30nm이다. 이에 대응하는 p형 ZnSe 콘택트층(5) 중의 액셉터 농도는 약 5.7 × 1017 cm-3 , p형 ZnTe 콘트층(6) 중의 액셉터 농도는 1 × 1019cm-3이며, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)은 스텝접합이다.
제9도는 제8도에 도시한 접합부에 있어서, p형 ZnSe 콘택트층(5) 측에 형성되는 공핍층 내에 p형 ZnSe /p형 ZnTe 다중양자웰층(9)(제1도 참조)이 배설된 구조의 p형 ZnSe /p형 ZnTe 접합에 대한 정공의 투과율의 에너지 의존성의 계산결과를 도시한 것이다. 제9도의 횡축은 정공의 에너지 E의 원점을 p형 ZnTe의 가전자대의 정상(頂上)에 취하고, 이 에너지 E를 접합계면에 있어서의 p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 가전자대의 불연속, 즉 △Ev로 규격화한 것, 즉 E/△Ev 로 취하고 있다.
제9도에 도시한 바와 같이, E/△Ev 가 0 의 부근, 즉 접합에 인가하는 바이어스전압이 0의 부근에서는, 접합에 대한 정공의 투과율은 매우 작다. 이것은, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합부에 있어서, p형 ZnSe 콘택트층(5) 측에 형성되는 공핍층 내에 있어서의 가전자대의 곡률이 작은 부분(제8도의 a)에서는 p형 ZnTe 콘택트층(6) 측의 부분의 양자웰의 양자준위와의 사이에서 공명터널효과에 의한 정공의 투과가 가능하게 되는 양자준위의 설정이 제 3 양태에 있어서는 곤란하기 때문이다.
다음에, 본 발명의 제4 양태를 기술한다. 제4 양태의 반도체 레이저는 제1도에 도시한 구조이며, 제10도에 p형 ZnSe/p형 ZnTe 다중양자웰층(9)의 p형 ZnSe 층으로부터 p형 ZnTe 층에 걸치는 부분의 에너지 밴드도를 도시한다. 제10도에 있어서, p형 ZnSe/p형 ZnTe 다중양자웰층(9)의 양자웰의 수는 21개이다. 제10도에 있어서는 각각의 양자웰 및 장벽의 두께를 이들 양자웰 및 장벽을 형성하는 원자층의 두께로 표시한다. 제10도에 도시한 바와 같이, 각각의 양자웰의 두께 Lw는 p형 ZnSe 콘택트층(5)으로부터 p형 ZnTe 콘택트층(6)에 향하여, 1원지층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 2원자층(약 0.6nm), 3원자층(약 0.9nm), 4원자층(약 1.2nm), 5원자층(약 1.5nm), 7원자층(약 1.8nm)으로 변화하고 있다. 한편, 장벽층의 두께 LB는 p형 ZnSe 콘택트층(5)으로부터 p형 ZnTe 콘택트층(6)에 향하여, 4원자층(약 1.2nm), 4원자층(약 1.2nm), 4원자층(약 1.2nm), 4원자층(약 1.2nm), 3원자층(약 0.9nm), 3원자층(약 0.9nm), 3원자층(약 0.9nm), 3원자층(약 0.9nm), 2원자층(약 0.6nm), 2원자층(약 0.6nm), 2원자층(약 0.6nm), 2원자층(약 0.6nm), 1원자층(약 0.3nm), 1원자층(약 0.3nm), 1원자층(약 0,3nm), 3원자층(약 0.9nm), 4원자층(약 1.2nm), 4원자층(약 1.2nm), 2원자층(약 0.6nm), 2원자층(약 0.6nm)으로 변화하고 있다.
이 경우, p형 ZnSe/p형 ZnTe 다중양자웰층(9) 중의 p형 ZnTe 콘택트층(6) 측의 부분(제10도의 b 참조)에 있어서는, 양자웰의 두께 Lw와 장벽의 두께 LB의 합 LW + LB이 비교적 크게 되어 있으므로 각각의 양자웰의 양자준위는 이산화(離散化)되어 있으며, 또 이들 양자준위는 p형 ZnSe 콘택트층(5) 및 p형 ZnTe 콘택트층(6)의 가전자대의 정상 대략 일치하고 있다. 이 B의 부분에 있어서의 각 양자웰의 양자준위를 제10도 중의 횡방향의 실선으로 표시한다. 한편, p형 ZnSe/p형 ZnTe 다중양자웰층(9) 중의 p형 ZnSe 콘택트층(5)측의 부분(제10도의 c 참조)에 있어서는, 양자웰의 두께 Lw와 장벽의 두께 LB의 합 Lw + LB이 인접하는 양자웰 사이의 결합이 충분히 강해질 정도로 충분히 작아져 있으므로 서브밴드 SB1, SB2, SB3, SB4가 형성되어 있다. 이들 서브밴드 SB1, SB2, SB3, SB4의 폭은 Lw + LB가 가장 큰 부분에 형성되는 서브밴드 SB1로부터 Lw + LB가 가장 작은 부분에 형성되는 서브밴드 SB4로 순차 크게 되어 있다. 또, 이들 서브밴드 SB1, SB2, SB3, SB4에는 p형 ZnSe 콘택트층(5) 및 p형 ZnTe 콘택트층(6)의 가전자대의 정상에너지가 포함되어 있다. 그리고, 제10도에 있어서, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합부에 있어서, p형 ZnSe 측에 형성되는 공핍층의 폭(제4도의 W 참조)은 약 30nm 이다. 이에 대응하는 p형 ZnSe 중의 액셉터 농도는 약 5.7×1017cm-3, p형 ZnTe 중의 액셉터 농도는 1×1019cm-3이며, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과는 스텝접합이다.
제11도는 제10도에 도시한 접합부에 있어서, p형 ZnSe 콘택트층(5) 측에 형성되는 공핍층내에 p형 ZnSe/p형 ZnTe 다중양자웰층(9)이 배설된 구조의 p형 ZnSe/p형 ZnTe 접합에 대한 정공의 투과율의 에너지 의존성의 계산결과를 도시한다. 제11도의 횡축은 정공의 에너지 E의 원점을 p형 ZnTe 콘택트층(6)의 가전자대의 정상에 취하고, 이 에너지 E를 접합계면에 있어서의 p형 ZnTe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 가전자대의 불연속, 즉 △Ev 로 규격화한 것, 즉 E/△Ev로 취하고 있다.
제11도에 도시한 바와 같이, 이 경우는 E/△Ev가 0 의 부근, 즉 접합에 인가하는 바이어스 전압이 0부근일 때의 접합에 대한 정공의 투과율은 제9도의 경우와 비교하여 상당히 커져 있으며, 이와 같이 높은 투과율이 얻어지는 에너지 폭도 상당히 커져 있다. 이것은 다음 이유에 의한 것이다. 즉, p형 ZnSe와 p형 ZnTe와의 접합부에 있어서 p형 ZnSe 측에 형성되는 공핍층내에 있어서의 가전자대의 곡률이 작은 부분, 즉 제10도에 있어서 B로 표시한 부분에 p형 ZnSe 콘택트층(5) 및 p형 ZnTe 콘택트층(6)의 가전자대의 정상의 에너지가 포함되는 폭의 서브밴드 SB1, SB2, SB3, SB4가 형성되어 있으므로, 이들 서브밴드 SB1, SB2, SB3, SB4와 B로 표시한 부분보다 p형 ZnTe 콘택트층(6) 측의 부분, 즉 C로 표시한 부분에 있어서의 각 양자웰에 형성되는 이산적인 양자준위를 통한 공명터널 효과에 의해 정공이 접합을 투과하기 쉽기 때문이다.
이상과 같이 제4 양태에 의한 반도체 레이저에 의하면, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합부에 있어서 p형 ZnSe 콘택트층(5) 측에 형성되는 공핍층 내에 p형 ZnSe/p형 ZnTe 다중양자웰층(9)이 형성되고, 이 p형 ZnSe/p형 ZnTe 다중양자웰층(9) 중의 p형 ZnSe 콘택트층(5) 측의 부분에 있어서, 각각의 양자웰에는 p형 ZnSe 및 p형 ZnTe의 가전자대의 정상에너지와 대략 같은 이산적인 양자준위가 형성되고, 이 p형 ZnSe/p형 ZnTe 다중양자웰층(9) 중의 p형 ZnTe 콘택트층(6) 측의 부분에 있어서의 양자웰에는 p형 ZnSe 및 p형 ZnTe의 가전자대의 정상에너지가 포함되는 폭의 서브밴드 SB1, SB2, SB3, SB4가 형성되어 있음으로써, p형 ZnSe 콘택트층(5)과 p형 ZnTe 콘택트층(6)과의 접합에 인가하는 바이어스 전압이 0부근일 때의 이 접합에 대한 정공의 투과율을 크게 할 수 있고, 따라서 이 접합에 흐르게 할 수 있는 전류의 증대를 도모할 수 있다. 또, 이로써 반도체 레이저의 동작조건이 완화되므로, 반도체 레이저의 동작의 안정화, 수명의 향상, 신뢰성의 향상 등을 도모할 수 있다.
이상에 의해 전류-전압 특성이 양호한 청색 내지 녹색으로 발광이 가능한 반도체 레이저를 실현할 수 있다.
이상 본 발명의 실시예에 대하여 설명하였으나, 본 발명은 전술한 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상에 의거한 각종 변형이 가능하다.
예를 들면, 전술한 실시예에 있어서는 본 발명을 반도체 레이저에 적용한 경우에 대하여 설명하였으나, 본 발명은 발광 다이오드에 적용하는 것도 가능하며, 보다 일반적으로는 접합계면에 있어서 가전자대 또는 전도대에 밴드불연속이 존재하는 p-p 접합 또는 n-n 접합을 가진 각종 반도체 장치에 적용가능하다. 또한, 본 발명은 서로 일함수의 차가 큰 금속과 반도체와의 접합을 가진 반도체 장치에 적용하는 것도 가능하다.

Claims (26)

  1. 제1의 p형 Ⅱ-Ⅵ 족 반도체; 제2의 p형 Ⅱ-Ⅵ 족 반도체; 및 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체와 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체와의 계면의 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체 측에 형성되는 공핍층 내에 다중양자(多重量子)웰층을 포함하며, 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체는 가전자대(價電子帶)의 정상(頂上)에너지가 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체보다 낮고, 상기 양자웰층은 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체로 이루어지는 장벽(障壁) 및 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체로 이루어지는 양자웰로 이루어지는 반도체 장치.
  2. 제1항에 있어서, 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체의 불순물 농도는 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체와, 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체와의 계면 측에서 높아지는 반도체 장치.
  3. 제1항에 있어서, 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체의 불순물 농도는 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체와, 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체와의 계면에 향하여 서서히 높아지고 있는 반도체 장치.
  4. 제1항에 있어서, 상기 다중양자웰층은 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체 및 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체 가전자대의 정상에너지와 대략 같은 이산적(離散的)인 양자준위(量子準位)가 형성되는 각각의 양자웰 및 장벽의 두께를 가지며, 상기 다중양자웰층 중의 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체 측에 상기 제1의 p형 Ⅱ-Ⅵ 족 반도체 및 상기 제2의 p형 Ⅱ-Ⅵ 족 반도체의 가전자대의 정상에너지를 포함하는 폭의 서브밴드가 형성되어 이루어지는 반도체 장치.
  5. 제1의 n형 Ⅱ-Ⅵ 족 반도체, 제2의 n형 Ⅱ-Ⅵ 족 반도체 및 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체와 상기 제2의 n형 Ⅱ-Ⅵ 족 반도체와의 계면의 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체 측에 형성되는 공핍층 내에 다중양자웰층을 포함하며, 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체는 전도대(傳導帶)의 저부의 에너지가 상기 제2의 n형 Ⅱ-Ⅵ 족 반도체보다 높고, 상기 다중양자웰층은 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체로 이루어지는 장벽 및 상기 제2의 n형 Ⅱ-Ⅵ 족 반도체로 이루어지는 양자웰로 이루어지는 반도체 장치.
  6. 제5항에 있어서, 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체의 불순물 농도는 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체와, 상기 제2의 n형 Ⅱ-Ⅵ 족 반도체와의 계면 측에서 높아지는 반도체 장치.
  7. 제5항에 있어서, 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체의 불순물 농도는 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체와, 상기 제2의 n형 Ⅱ-Ⅵ 족 반도체와의 계면을 향하여 서서히 높아지고 있는 반도체 장치.
  8. 제5항에 있어서,
    상기 다중양자웰층은 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체 및 상기 제2의 n형 Ⅱ-Ⅵ 족 반도체의 전도대의 저부의 에너지와 대략 같은 이산적인 양자준위가 형성되는 각각의 양자웰 및 장벽의 두께를 가지며, 상기 다중양자웰층 중의 상기 제 1의 n형 Ⅱ-Ⅵ 족 반도체 측에 상기 제1의 n형 Ⅱ-Ⅵ 족 반도체 및 상기 제2의 n형 Ⅱ-Ⅵ 족 반도체의 전도대의 저부의 에너지를 포함하는 폭의 서브밴드가 형성되어 이루어지는 반도체 장치.
  9. 제1의 전극; 상기 제1의 전극 상의 반도체기판; 상기 반도체기판 상의 제1의 클래드층; 상기 제1의 클래드층 상의 활성층; 상기 활성층 상의 제2의 클래드층; 상기 제2의 클래드층 상의 Ⅱ-Ⅵ 족 반도체로 구성한 다중양자웰층; 및 상기 다중양자웰층 상의 제2의 전극을 포함하고, 상기 제1의 클래드층 및 제2의 클래드층은 Ⅱ-Ⅵ 족 반도체로 이루어지는 반도체 장치.
  10. 제9항에 있어서, 상기 제2의 클래드층 상에 제1의 콘택트층; 및 상기 제1의 콘택트층 상에 제2의 콘택트층을 가지며, 상기 다중양자웰층은 상기 제1의 콘택트층과 상기 제2의 콘택트층과의 계면의 상기 제1의 콘택트층 측에 배치되는 반도체 장치.
  11. 제10항에 있어서, 상기 제1의 콘택트층의 가전자대의 정상에너지는 상기 제2의 콘택트층보다 낮은 반도체 장치.
  12. 제10항에 있어서, 상기 제1의 콘택트층 내의 불순물 농도는 상기 제1의 콘택트층과 상기 제2의 콘택트층과의 계면에 있어서, 다른 부분보다 높은 반도체 장치.
  13. 제10항에 있어서, 상기 제1의 콘택트층 내의 불순물농도는 상기 제1의 콘택트층과 상기 제2의 콘택트층과의 계면에 향하여 서서히 높아지는 반도체 장치.
  14. 제10항에 있어서, 상기 다중양자웰층은 복수의 양자웰 및 장벽으로 이루어지고, 각각의 양자웰의 두께가 상이한 반도체 장치.
  15. 제10항에 있어서, 상기 다중양자웰층은 복수의 양자웰 및 장벽으로 이루어지고, 각각의 장벽의 두께가 상이한 반도체 장치.
  16. 제10항에 있어서, 상기 양자웰의 두께는 상기 제1의 콘택트층에서 상기 제2의 콘택트층을 향하여 두꺼워지는 반도체 장치.
  17. 제10항에 있어서, 각각의 상기 양자웰의 양자준위가 상기 제2의 콘택트층의 가전자대의 정상 에너지와 동등한 반도체 장치.
  18. 제10항에 있어서, 상기 양자웰의 두께가 상기 양자웰층 중의 상기 제1의 콘택트층 측에 있어서 다른 부분과 같거나 또는 보다 큰 부분을 가지는 반도체 장치.
  19. 제10항에 있어서, 상기 다중양자웰층 중의 상기 제1의 콘택트층 측에 있어서 상기 양자웰 및 장벽에 상기 제1의 콘택트층 및 상기 제2의 콘택트층의 정상에너지를 포함하는 서브밴드가 형성되는 두께로 이루어지는 반도체 장치.
  20. 제10항에 있어서, 상기 제1의 콘택트층 및 제2의 콘택트층은 Ⅱ-Ⅵ 족 반도체로 이루어지는 반도체 장치.
  21. 제20항에 있어서, 상기 제1의 콘택트층은 ZnSe, 제2의 콘택트층은 ZnTe로 이루어지는 반도체 장치.
  22. 제10항에 있어서, 상기 다중양자웰층은 ZnSe 및 ZnTe로 구성되는 반도체 장치.
  23. 제9항에 있어서, 상기 제2의 클래드층은 p형의 반도체로 이루지는 반도체 장치.
  24. 제9항에 있어서, 상기 제1의 클래트층 및 제2의 클래드층은 Zn1-x-yCdxMgyS1-a-bSeaTeb(0〈X〈1, 0〈Y〈1, 0〈a≤1,0≤b〈1)로 이루어지는 반도체 장치.
  25. 제24항에 있어서, 상기 제1의 클래드층 및 제2의 클래드층은 Zn1-yMgyS1-aSea로 이루어지는 반도체 장치.
  26. 제9항에 있어서, 상기 활성층은 ZnCdSe 또는 ZnSe로 이루어지는 반도체 장치.
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