KR100291130B1 - 둘이상의본딩옵션패드를갖는반도체장치 - Google Patents

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카츠토시 이와타
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가네꼬 히사시
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Abstract

둘 이상의 본딩 옵션 패드가 반도체 칩 상에 소정의 방향으로 정렬된다. 고전위 및 저전위 측 도선들은 그 도선들이 상기 소정의 방향을 가로지르는 방향으로 확장하도록 본딩 옵션 패드의 양측에 제공된다. 본딩 옵션 패드들 중 하나 이상은 본딩 와이어에 의해 상기 도선들 중 하나 이상에 접속된다.

Description

둘 이상의 본딩 옵션 패드를 갖는 반도체 장치
본 발명은 둘 이상의 본딩 옵션 패드를 갖는 반도체 장치에 관한 것이다.
다이내믹 판독 전용 메모리(DRAM)과 같은 통상의 반도체 장치들은 본딩 옵션 패드가 제공된 반도체 칩을 갖는다. 본딩 옵션 패드는 본딩 단계 동안 반도체 장치의 기능을 "선택"하는 데 사용하기 위한 것이다. 그러한 본딩 옵션 패드가 필요한 이유는 반도체 장치의 기능이 반도체 장치가 장착되는 기구의 기능 또는 그 필요에 따라 수정되어야하기 때문이다. 예컨대 반도체 장치는 본딩 옵션 패드를 전원 측도선(이하 고전위 측 도선이라 칭함)과 접지 도선(이하 저전위 측 도선이라 칭함)상의 도선 중 하나에 접속함으로써 "단일 비트(×비트)구성의 다이내믹 램으로서 사용될 수 있다. 다른 한편 반도체 장치는 본딩 옵션 패드를 다른 도선에 접속함으로써 4비트(×4 비트) 구성의 다이내믹 램으로서 사용될 수 있다.
본딩 옵션 패드와 고전위 또는 저전위 측 도선 사이의 선택적 접속으로 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
이러한 유형의 종래 반도체 장치는 예컨대 일본 특허 공개 번호 제62465/1993 호(Tokkai Hei 5-62465)(하기에 인용된 참증으로서 언급됨)에 개시된다. 개시된 반도체 장치는 고전위와 그에 인접한 저전위 측 도선들 사이에 위치한 본딩 옵션 패드로써 소정의 방향으로 확장된 고전위 및 저전위 측 도선을 포함한다. 본딩 옵션 패드는 고전위 측 도선 또는 저전위 측 도선 중 어느 하나에 접속된다. 이러한 반도체 장치에서 본딩 옵션 패드상의 전위는 고전위 또는 저전위 측 도선에 인가된 것과 동일하다. 이러한 구성으로 본딩 옵션 패드에 접속된 선택적 신호 발생 회로의 입력에서의 레벨 변동을 피할 수 있다.
인용된 참증은 고전위 및 저전위 측 도선이 단일 본딩 옵션 패드의 양 측 위치하는 경우만 개시한다. 둘 이상의 본딩 옵션 패드를 제공하는 것은 고려되지 않는다.
둘 이상의 본딩 패드를 갖는 종래의 반도체 장치가 있으며 그 예시를 이제 설명한다. 본딩 패드들은 반도체 칩상에 한 방향으로 배열된다. 본딩 옵션 패드들은 각각 패드의 끝에서 고전위 및 저전위 측 도선에 각각 접속된다. 도선들은 설 평행하며 버스로 구성된다. 따라서, 고전위 및 저전위 측 도선들은 본딩 옵션 패드에 평행한 방향으로 확장한다.
설명한 타입의 반도체 장치에서 고전위 및 저전위 측 도선들이 본딩 패드와 평행하게 있기 때문에, 고전위 및 저전위 측 도선으로 인해 부가적 신호 도선을 배열하기는 어렵다. 그러므로 신호 도선 및 거기에 배치된 신호 패드는 예컨대 고전위 측 도선을 가로질러 교차하는 본딩 와이어를 갖는 오버 본딩에 의해 서로 접속된다.
오버 본딩에 의한 신호 패드와 신호 도선 사이의 접속은 오버 본딩을 위한 본딩 와이어 및 고전위 또는 저전위 측 도선 사이의 전기 접촉을 피하도록 완전하게 본딩 와이어를 절연시켜야 한다. 이 때문에 오버 본딩용 본딩 와이어는 충분한 거리로 고전위 또는 저전위 측 도선으로부터 떨어져있어야 한다. 또 본딩 와이어 그 자체는 절연 물질로 코팅되어야 한다.
또한 반도체 칩은 종래의 반도체 장치 내의 패드의 두께를 증가시키기위해 많은 양의 수지가 사용되므로 반도체 칩을 봉합하는데 사용된 수지로 인해 커진다.
따라서 본 발명의 본딩 옵션에 접속된 고전위 또는 저전위 측 도선이 다른 도선에 역효과를 끼치지 않는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 신호 패드와 신호 도선가의 접속이 오버 본딩없이 이루어지는 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은 제조 방법에 있어서 본딩 옵션 패드를 위해 사용될 본딩 와이어의 전기 절연에 관해 고려하지 않아도 되는 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는 소정의 방향으로 반도체 칩상에 배열된 둘 이상의 본딩 옵션 패드와 반도체 칩 상에 배열된 고전위 또는 저전위 측 도선을 포함한다. 도전들은 본딩 옵션 패드의 양쪽에 위치한다.
본 발명의 또 다른 측면에 따르면 각각의 고전위 및 저전위 측 도선들은 사전 선택된 방향을 가로질르는 소정의 방향으로 확장하는 일부분을 가지며 서로 떨어져 있다.
도 1은 종래 반도체 장치의 도선과 본딩 옵션 패드 사이의 위치 관계를 설명하기위한 도면.
도 2는 본 발명의 원리를 설명하는데 이용할 도면.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하는데 이용할 평면도.
도 4는 도 3에 도시된 반도체 장치 내의 본딩 옵션 패드의 접속 및 동작 모드를 설명하는데 이용할 도면.
도 5는 도 3 및 도 4와 관련하여 설명된 동작 모드를 더욱 상세히 설명하기 위해 사용할 도면.
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치 내의 도선 및 본딩 옵션 패드의 위치를 설명하는데 사용한 도면.
도 7은 본 발며의 특정 실시예를 설명하는데 사용할 부분 와이어링도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 칩 11 : 본딩 와이어
20 : 다이내믹 램 칩 BO1, BO2 : 본딩 옵션 세트
PD : 신호 패드 SL : 신호 도선
도 1에 본 발명을 쉽게 이해할 수 있도록 종래 반도체 장치의 예시를 도시하였다. 둘 이상의 본딩 옵션 패드들은 반도체 칩(10)상에 소정의 방향으로 정렬된다. 본딩 옵션 패드중 하나는 BO로 표시되며 그것은 고전위 측 도선(Vcc) 또는 저전위 측 도선(Vss)에 접속된다. 나머지 본딩 옵션 패드중 하나는 PO로 표시되며 그것은 신호 도선 SL에 접속된다. 고전위 및 저전위 측 도선(Vcc 및 Vss)는 각각 반도체 칩(10)상의 버스와 같이 형성되도록 서로 평행하게 배열된다. 다른말로 고전위 및 저전위 측 도선(Vcc 및 Vss)들은 각각 본딩 옵션 패드의 정렬과 동일한 방향으로 확장한다. 반도체 칩(10)은 도 1에 일부만 도시되며 도시된 신호 도선은 다수의 신호 도선들중 단 하나 뿐이다.
본딩 옵션 패드가 각각의 고전위 및 저전위 측 도선(Vcc 및 Vss)에 평행하게 배열될 때, 짧은 본딩 와이어(11)는 본딩 옵션 패드(BO)와 고전위 또는 저전위 측 도선(Vcc 및 Vss)간의 접속을 위해 필요하다. 그러나 이러한 구성은 고전위 및 저전위 측 도선(Vcc 및 Vss)으로 인해 다른 신호 도선(SL)의 구성이 어렵다는 단점을 갖는다. 그러므로 신호 도선(SL) 및 그 도선에 배치된 신호 패드(PO)는 저전위 측 도선(Vss)을 가로지르는 본딩 와이어(12)와의 오버 본딩에 의해 서로 접속된다.
오버 본딩으로 신호 패드(PD)와 신호 도선(SL) 사이를 접속시키는 것은 본딩 와이어(12) 및 저전위 측 도선(Vss) 사이의 전기 접촉을 피하기위해 본딩 와이어 (12)의 완전한 절연을 보증하는 것이 필요하다. 이 때문에 본딩 와이어(12)는 충분한 거리로 저전위 측 도선(Vss)으로부터 떨어져 있어야 한다. 또한 본딩 와이어 (12) 그 자체는 절연 물질로 코팅된다.
반도체 칩(10)은 연속 단계로써 수지로 봉합된다. 이러한 경우 반도체 칩은 봉합 이후에 수지의 두께를 증가시키기 위해 많은 양의 수지를 사용하므로 반도체 칩을 봉합하는데 사용된 수지로 인해 확대된다.
도 2에서는 본 발명에 따른 반도체 장치의 원리를 설명한다. 도 2는 고전위 측 두 도선(Vcc) 및 저전위 측 두 도선(Vss)을 포함하는 반도체 장치로서 16-Mb 다이내믹 램의 일부를 나타낸다. 고전위 및 저전위 측 도선(Vcc 및 Vss)들은 다이내믹 램 칩(20)의 양 측에 제공된다. 고전위 측 도선(Vcc)들은 저전위 측 도선(Vss)들을 마주보고 있다. 본딩 옵션 패드(BO1 또는 BO2)들은 다이내믹 램 칩(20)상의 다른 신호 패드들을 따라 소정의 방향으로 배열된다.
이러한 실시예에서 고전위 측 두 도선(Vcc)은 다이내믹 램 칩(20)상의 본딩 옵션 패드(BO1 또는 BO2)의 정렬을 가로지르는 방향으로 확장한다. 이와 동일하게 저전위 측 두 도선(Vss)도 본딩 옵션 패드의 정렬을 가로지르는 방향으로 확장한다.
고전위 측 도선(Vcc)과 저전위 측 도선(Vss) 각각은 본딩 옵션 패드(BO1, BO2)에 인접한 위치로 각각 확장된다. 고전위 측 도선(Vcc)과 저전위 측 도선(Vss)이 본딩 옵션 패드의 배열과 가로지르는 방향으로 확장하기 때문에, 다른 신호 도선상에, 이러한 고전위 측 도선(Vcc)과 저전위 측 도선(Vss)의 배열로 인한 역 효과를 최소화 할 수 있다.
본 실시예에서, 고전위 측 도선(Vcc)은 본딩 배선(21)을 통해 본딩 옵션 패드(BO1)에 접속되는 반면, 저전위 측 배선(Vss)은 배선(22)을 통해 본딩 옵션 패드(BO2)에 접속된다. 고전위 측 도선(Vcc)과 저전위 측 도선(Vss)이 본딩 옵션 패드의 배열과 가로지르는 방향으로 확장되며, 이들의 단부가 본딩 배선들(21, 22) 각각을 통하여 본딩 옵션 패드(BO1, BO2)에 접속되는, 이 구조에는 오버-본딩을 필요로 하지 않는다. 또한, 고전위 측 배선(Vcc)과 저전위 측 배선(Vss)중 어느 하나에 본딩 옵션 패드(BO1, BO2)를 접속함으로 논리레벨의 요동을 회피할 수 있다.
도 3을 참조하여 본 발명의 제 1 실시예를 설명한다. 본딩 옵션 패드(BO0 내지 BO3)는 반도체 칩상의 점선으로 표시된 영역 내에 제공된다. 본딩 옵션 패드(BO0 내지 BO3)는 전원 패드(PVcc, PVss)를 따라 소정의 방향으로 정렬된다. 고전위 및 저전위 측 도선(Vcc 및 Vss)들은 패드의 정렬을 가로지르는 방향으로 배열된다. 네개의 본딩 옵션 패드(BO0 내지 BO3)는 본딩 와이어(31 내지 35)를 통해 고전위 및 저전위 측 도선(Vcc, Vss)중 적어도 하나에 접속되어야 한다. 전원 패드(PVcc 및 PVss)는 각각 본딩 와이어(36 및 37)를 통해 고전위 및 저전위 측 도선(Vcc 및 Vss)에 접속된다.
기능 선택 디코더(38)는 반도체 집상에 제공된다. 기능 선택 디코더(38)는 도시되지는 않았지만 와이어링에 의해 본딩 옵션 패드(BO0 내지 BO3)에 접속된다.
도 4 및 5에 기능 선택 디코더(38)를 도시하였다. 기능 선택 디코더(38)는 다이내믹 RAM의 동작 모드를 선택하는데 사용하기 위한 것이다. 이러한 선택은 본딩 옵션 패드(BO0 내지 BO3)와 고전위 및 저전위 측 도선(Vcc, Vss)사이의 접속을 스위칭함으로써 이루어진다. 특히 다이내믹 RAM의 동작 모드는 고전위 및 저전위 측 도선에 본딩 옵션 패드(BO0 내지 BO3)가 접속되는 것에 따라 선택된다. 이러한 예시에서 다이내믹 RAM의 동작 모드는 도 5에 도시된 바와 같이 단일 비트(×1 비트) 구성, 4비트(×4 비트)구성, 8비트(×8 비트)구성중 임의의 하나가 될 수 있다. 도 5의 저전위 측 도선(Vss)은 접지 전위(GND)와 함께 적용된다. 도 5에 도시된 바와 같은 본딩 옵션 패드(BO0 내지 BO3)의 접속으로 도 4에 도시된 바와 같이 2KHz 및 4KHz 사이의 새로운 싸이클과 FP 또는 EDD 모드의 다이내믹 램의 동작을 바꿀 수 있다.
결과적으로, 기능 선택 디코더(38)는 본딩 옵션 패드(BO0 내지 BO3)의 접속에 따라 결정된 기능을 표시하는 제어 신호를 생성시킨다. 예컨대 제어 신호는 다이내믹 램이 8비트 구성을 가지고 2KHz의 새로운 싸이클에서 FP 모드로 동작될 때 ×8, FP, 2KRef를 표시하는 신호를 지니는 신호 라인상에 생성된다.
다이내믹 램은 본딩 옵션 패드(BO0,BO2, BO3)가 저전위 측 도선(Vss)에 접속되고 본딩 옵션 패드(BO0, BO2)이 도 3에 도시된 바와 같이 고전위 측 도선(Vcc)에 접속될 때 도 5의 표에서 제 3행 내에 표시된 4비트 구성을 갖는 메모리로서 동작된다. 임의의 경우 고전위 및 저전위 측 도선(Vcc 및 Vss)은 둘 이상의 본딩와이어를 접속시키는데 충분한 폭을 가져야한다.
도 6에 본 발명의 제 2 실시예가 도시된다. 본 실시예에서 네 개의 본딩 옵션 패드(BO0 내지 BO3)는 전원 패드(PVcc 및 PVss)를 따라 반도체 칩상에 정렬된다. 저전위 측 도선(Vss)은 본딩 옵션 패드(BO0 내지 BO3)를 마주보는 위치에서 본딩 옵션 패드(BO0 내지 BO3)의 정렬에 평행한 방향으로 연장된다. 다른 말로 저전위 측 도선(Vss)은 두 섹션으로 분기된다. 본딩 옵션 패드(BO0 내지 BO3)에 인접하는 위치에서 분기된다. 이것으로 도선 각각의 섹션으로의 두 세트의 본딩 와이어(51, 52)와 (53, 54)의 접속이 가능하다. 본 예시에서 본딩 옵션 패드(BO0, BO2, BO3)는 본딩 옵션 패드(BO1)가 홀로 본딩 와이어(55)를 통해 고전위 측 도선(Vcc)에 접속되는 동안 저전위 측 도선(Vss)에 접속된다. 전원 패드(PVcc 및 PVss)는 각각의 본딩 와이어(54, 56)을 통해 고전위 및 저전위 측 도선(Vcc 및 Vss)에 접속된다. 이러한 구성은 도 5에 도시된 표의 바닥으로부터 다섯 번째 행에 해당한다. 다이내믹 램은 그러므로 4비트(EDO) 구서을 갖는 메모리로서 사용된다.
본 발명이 고전위 및 저전위 측 도선(Vcc 및 Vss)이 도 3 및 도 6에 도시된 바와 같이 반도체 칩상에 배열되는 경우와 관련하여 설명되었어도 반도체 칩은 소위 칩상의 도선 구조(lead-on-chip)를 가지며, 본 발명은 도선상의 칩(chip-on-lead)구조를 갖는 것에 적용될 수 있다. 도 3 및 도 6에 도시된 본딩 옵션 패드(BO0 내지 BO3)는 고전위 및 저전위 측 도선중 하나에 반드시 접합된다. 따라서, 본딩 옵션 패드(BO0 내지 BO3)에서는 전위의 변동이 발생하지 않는다. 이것은 본딩 옵션 패드(BO0 내지 BO3)가 접속될 반도체 칩상의 회로내의 풀-업 저항 또는 풀-다운 저항을 제공할 필요성을 제거한다. 결과적으로 풀-업 또는 풀-다운 저항을 통해 흐르는 전류에 기인하여 다른 방법으로 역효과가 일어날 수 있는 것을 피할 수 있다.
도 7에 본 설명의 특정 실시예가 도시된다. 이러한 특정 실시예에서 본딩 옵션 패드는 반도체 칩(20)의 중앙에 정렬된다. 도면에서 다른 것들 보다 더 위쪽에 위치한 세 걔의 본딩 옵션 패드는 신호 패드와 같은 능동 패드이다. 도면에서 다른 것들보다 더 낮은 쪽에 위치한 두 본딩 옵션 패드는 전원 패드(PVcc 및 PVss)이다. 네 개의 본딩 옵션 패드(BO0 내지 BO3)는 능동 패드 및 전원 패드(PVcc 및 PVss)사이에 정렬된다.
도선들이 패드들의 정렬을 가로지르는 방향으로 확장하도록 패드들의 양축상에 제공된다. 도선들은 반도체 칩(20)으로부터 확장한다. 도면에서 가장 낮은 위치에 위치된 도선은 앞서 설명한 실시예에서와 같이 고전위 및 저전위 측 도선(Vcc 및 Vss)을 형성한다. 고전위 및 저전위 측 도선(Vcc 및 Vss)은 각각 반도체 칩(20)상의 본딩 옵션 패드의 정렬을 횡단하는 방향으로 확장하는 일부분을 갖는다. 저전위 측 도선(Vss)은 본딩 옵션 패드에 인접하는 위치에서 두 섹션으로 분기된다. 분기된 섹션들은 각각 패드의 정렬을 가로지르는 방향으로 각각 확장된다.
고전위 및 저전위 측 도선(Vcc 및 Vss)은 전원 패드(PVcc 및 PVss)에 각각 전기적으로 접속된다. 본딩 옵션 패드(BO1 및 BO2)가 저전위 측 도선(Vss)에 접속되는 반면 본딩 옵션 패드(BO0 및 BO3)는 고전위 측 도선(Vcc)에 접속된다. 결과적으로 도 7에 도시된 실시예는 도 5의 표의 제 2행에 표시된 기능을 갖는 다이내믹 램으로서 사용된다. 고전위 및 저전위 측 도선(Vcc 및 Vss)의 이러한 배열은 도 7에 도시된 바와 같이 배열된 도선(Vcc 및 Vss)으로 인한 다른 신호 도선의 배열을 바꿀 필요가 없도록 한다.
앞서 설명한 바와 같이 본 발명은 본딩 옵션 패드의 정렬을 가로지르는 방향으로 고전위 및 저전위 측 도선을 제공함으로써 오버 본딩을 제거한다. 또한 본 발명은 고전위 및 저전위 측 도선 및 다른 도선에 접촉될 본딩 와이어 사이의 전기 접촉에 대한 측정을 필요로하지 않는다.
더욱이 반도체 칩을 봉합하는데 사용된 수지의 두께를 증가시키는 것이 필요로 하지 않는다. 이것은 반도체 칩의 전체 부피를 감소시킨다.

Claims (10)

  1. 반도체 칩상에 예정 방향으로 배열된 둘 이상의 본딩 옵션 패드들 및, 상기 본딩 옵션 패드들의 양측에 배치되고 상기 반도체 칩상의 배열된 고전위 및 저전위 측 도선들을 포함하며, 상기 고전위 및 저전위 측 도선들은 사전 선택된 상기 예정 방향을 가로질러 통과하는 방향으로 서로 이격되어 연장되는 부분을 갖는 반도체 장치.
  2. 제 1항에 있어서, 상기 도선들 중 하나 이상은 상기 본딩 옵션 패드들 중 하나에 접속되는 반도체 장치.
  3. 제 1항에 있어서, 상기 도선들 중 하나 이상은 상기 본딩 옵션 패드들에 인접하는 위치에서 분기되거나 또는 갈라지는 반도체 장치.
  4. 제 1항에 있어서, 상기 도선들 각각은 상기 소정의 방향으로 확장하는 일부분을 갖는 반도체 장치.
  5. 제 1항에 있어서, 상기 본딩 옵션 패드들은 단일 패드를 포함하며, 신호 도선은 상기 반도체 칩 상에 제공되며, 상기 도선들에 인접하여 상기 신호 패드에 접속되며, 상기 도선들을 가로질러 교차하지 않고 상기 신호 도선과 상기 신호 패드 사이의 접속을 허용하도록 배열되는 반도체 장치.
  6. 제 1항에 있어서, 상기 반도체 칩은 칩상 도선(lead-on-chip) 구조 또는 도선상 칩(chip-on-lead) 구조 중 어느 하나를 갖는 반도체 장치.
  7. 제 1항에 있어서, 상기 본딩 옵션 패드들은 상기 반도체 칩의 중앙 부분에 배열되는 반도체 장치.
  8. 제 1항에 있어서, 상기 본딩 옵션 패드들로부터 공급된 신호를 디코딩하는 디코더를 더 포함하며, 상기 디코더는 상기 본딩 옵션 패드들과 상기 도선들에 접속되며, 상기 반도체 장치의 동작 모드들은 상기 디코더에 의해 선택되는 반도체 장치.
  9. 제 1항 내지 제 3항중 어느 한 항에 있어서, 상기 도선들은 둘 이상의 본딩 포인트에서 상기 본딩 옵션 패드들에 접속되는 반도체 장치.
  10. 제 1항에 있어서, 상기 도선들 중 하나 이상은 둘 이상의 위치에서 상기 본딩 옵션 패드들과의 접속을 허용하는 구조를 갖는 반도체 장치.
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