KR100289037B1 - 단일구조의 동시 4 출력 1:4 인터폴레이션 에프아이알 필터 - Google Patents

단일구조의 동시 4 출력 1:4 인터폴레이션 에프아이알 필터 Download PDF

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Abstract

본 발명은 단일 구조의 동시 4 출력 1:4 인터폴레이션 에프아이알 필터에 관한 것으로서, 제 1 클럭의 주기로 입력되는 4개의 필터입력을 저장하는 제 1 내지 제 4 입력 레지스터, 제 1, 제 2 클럭값에 따라 상기 제 1 내지 제 4 입력 레지스터에 저장된 4개의 12 비트 입력 데이터중 1개를 선택하는 4 × 1 멀티플렉서로 구성된 입력분배기, 상기 입력분배기에서 선택된 입력 데이터의 제 1 내지 제 4 그룹에 대하여 제 1 내지 제 4 메모리와 그 제 1 내지 제 4 메모리에 저장된 신호를 가산하는 필터 연산을 수행하는 제 1 내지 제 4 룩-업 테이블, 상기 제 1 내지 제 4 룩-업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 필터 출력을 직렬로 순차적으로 출력하기 위해 상기 제 2 내지 제 4 룩-업 테이블의 각각의 필터출력을 소정 클럭 지연시켜 출력하는 제 1 파이프라인 레지스터, 상기 제 1, 제 2 클럭값에 의해 상기 제 1 룩-업 테이블 및 상기 제 1 파이프라인 레지스터로부터 출력되는 필터 출력중 하나를 선택하는 제 1 내지 제 4 멀티플렉서로 구성된 출력정렬기, 상기 제 1 멀티플렉서 내지 제 3 멀티플렉서의 출력정렬기로부터 출력되는 필터출력을 소정 클럭만큼 지연시켜 출력하는 제 2 파이프 라인 레지스터로 구성함으로써, 4개의 필터 연산을 수행하더라도 설계 면적을 작게 할 수 있으며, 단일 구조에서 1개의 필터 연산을 수행하는 일반적인 단일 필터와 동일한 속도의 클럭에 의해 동작할 수 있으므로 전력 소모가 크지 않은 효과를 갖는다.

Description

단일구조의 동시 4 출력 1:4 인터폴레이션 에프아이알 필터
본 발명은 1 : 4 인터폴레이션 FIR(Finite Impulse Response) 필터에 관한 것으로, 특히 단일 필터 구조에서 4 개의 단일구조의 동시 4 출력 1 : 4 인터폴레이션 FIR 필터 연산을 동시에 처리하여, 서로 다른 4 개의 필터 출력 값을 동시에 출력하도록 하는 1 : 4 인터폴레이션 FIR 필터에 관한 것이다.
일반적으로, 무선 이동통신용 모뎀의 설계 시에, 디지털 신호의 변조(modulation)를 위해서는 QPSK(Quadrature Phase Shift Keying) 등의 변조 방식이 사용되는데, 이때 심볼간 간섭(Inter-symbol interference)을 억제하기 위해서는 펄스 성형(Pulse shaping) 인터폴레이션 필터링이 필요하게 되며, 또한 단일 채널변조에서 in-phase 및 quadrature-phase 펄스 성형을 위해서는 2개의 필터가 요구되고 있는데, 무선 가입자 선로(Wireless local loop)용 모뎀의 경우에는 단일 칩내에서 2 채널 이상의 변조를 처리해야 하므로, 4 개 이상의 필터가 요구된다.
따라서, 이러한 변조기의 설계 시에, 일반적인 필터 설계 기법을 이용하여 설계하면 설계 면적의 증가 또는 동작 클럭의 주파수 증가가 불가피하게 된다.
제1도는 종래의 트랜스버셜 FIR 필터의 구성도이다.
제1도에 도시된 바와 같이, 종래 트랜스버셜 FIR 필터는 각각 입력신호(h44, h45, h46, h47), (h40, h41, h42, h43), ‥‥, (h4, h5, h6, h7), (h0, h1, h2, h3) 중에서 하나의 신호를 선택하는 멀티플렉서(1-1, 1-2, ‥‥, 1-11, 1-12)와, 상기 각각의 멀티플렉서(1-1, 1-2, …, 1-11, 1-12)에서 선택된 출력신호와 입력신호(x(n))를 승산하는 곱셈기(2-1, 2-2, …, 2-11, 2-12)와, 상기 곱셈기(2-1)의 출력신호와 0 레벨의 입력신호를 합산하는 합산기(3-1)와, 상기 합산기(3-1)의 합산신호를 소정시간 저장하는 레지스터(4-1a, 4-2b, 4-2c, 4-3d)와, 상기 레지스터(4-1a, 4-2b, 4-2c, 4-3d)의 출력신호와 상기 곱셈기(2-2)의 출력신호를 합산하는 합산기(3-2)와, 4 개의 레지스터(도면에 미도시)의 출력신호와 상기 곱셈기(2-11)의 출력신호를 합산하는 합산기(3-11)와, 상기 합산기(3-11)의 출력신호를 소정시간 지연시키는 레지스터(4-11a, 4-12b, 4-13c, 4-14d)와, 상기 레지스터(4-11a, 4-12b, 4-13c, 4-14d)의 출력신호와 상기 곱셈기(2-12)의 출력신호를 합산하는 합산기(3-12)와, 상기 합산기(3-12)의 출력신호를 소정시간 지연시킨 후, 그 지연된 신호(y(n))를 출력하는 레지스터(4-13)로 구성된다.
이와같이 구성된 종래 트랜스버셜 FIR 필터의 동작을 설명하면 다음과 같다.
먼저, 트랜스버셜 FIR 필터는 설계 방식에 있어서 가장 기본적이며 고전적인 방식으로, 필터의 연산 방식을 그대로 하드웨어로 구현한 것으로서, 제1도에 도시된 바와 같이 하드웨어의 구현 시, 단일 구조를 가지므로 하나의 필터 연산만을 수행해야 하고, 하드웨어의 크기가 너무 크다는 단점이 있는데, 그 일례로 입력 신호의 비트 수가 1 이고 출력 신호의 비트 수가 8 인, 48 탭 1:4 인터폴레이션을 수행하는 펄스 성형 FIR 필터의 설계 시, 통상적으로 12개의 10 비트 가산기와 47 개의 10 비트 레지스터가 필요하다.
제2도는 룩-업 테이블방식의 FIR 필터의 구성도이다.
제2도에 도시된 바와 같이, 룩-업 테이블 방식의 FIR 필터는 6 비트 직렬-병렬 레지스터(10-1, 10-2)와, 6 비트 I/Q 선택기(11-1, 11-2)와, 멀티플렉서(12-1, 12-2)와, 룩-업 테이블 방식으로 필터 출력값을 저장하는 롬(13-1, 13-2)과, 11 비트 가산기(14)로 구성된다.
이와같이 구성된 종래의 룩-업 테이블 방식의 FIR 필터의 동작을 설명하면 다음과 같다.
먼저, 제2도에 도시된 1:4 인터폴레이션 48 탭 FIR 필터는 필터 연산 시에 발생할 수 있는 모든 경우에 대한 필터 출력 값을 롬(13-1, 13-2)에 저장해 놓고, 입력 데이터의 값을 메모리 주소로 이용하여, 출력 값을 메모리로 부터 읽어 내는 필터로서, 필터 연산에 사용되는 1 비트 입력 데이터는 12개이므로 12 비트 직병렬 시프트 레지스터가 필요하다.
첫 번째 필터 출력에 사용되는 필터의 계수는 G0 = {C0, C4, C8, C12, C16, C20, C24, C28, C32, C36, C40, C44}이며, 두 번째 필터 출력에 사용되는 필터의 계수는 G1 = {C1, C5, C9, C13, C17, C21, C25, C29, C33, C37, C41, C45}이며, 또한 세 번째 필터 출력에 사용되는 필터의 계수는 G2 = {C2, C6, C10, C14, C18, C22, C26, C30, C34, C38, C42, C46}이며, 네 번째 필터 출력에 사용되는 필터의 계수는 G3 = {C3, C7, C11, C15, C19, C23, C27, C31, C35, C39, C43, C47}이다.
즉 필터 연산에 4 개의 계수 그룹 G0, G1, G2, G3 이 사용되며, 각 그룹 별 필터 연산에서 발생할 수 있는 출력 값의 경우의 수는 212개 임에 따라 룩-업 테이블의 크기는 각 그룹마다 212× 8 비트이어야 하지만, 설계 면적의 효율성을 위하여 룩-업 테이블을 2로 나누고 1 개의 가산기를 추가하면, 제2도에 도시된 바와 같이 2 × 26× 8 비트의 크기를 갖는 룩-업 테이블을 설계할 수 있다.
결국 4 개의 계수 그룹 연산을 수행하는 필터의 최종 룩-업 테이블 크기는 4 × 2 × 26× 8 = 2 × 256 × 8 비트가 된다.
이때 12 개의 필터 입력은 2 개의 6 비트 직렬-병렬 변환 레지스터(10-1, 10-2)로 나뉘어 각각 2 개 룩-업 테이블(13-1, 13-2)의 어드레스로 이용되며, 2개의 룩-업(13-1, 13-2) 테이블 출력은 가산기(14)에 의해 더해져서 필터의 출력이 되는데, 이 과정은 4개의 계수 그룹에 대해 차례대로 수행되므로 한번의 입력에 대해 4 번의 출력이 생기는 1:4 인터폴레이션 필터 연산을 수행하게 된다.
이와같은 단일구조의 동시 4 출력 1:4 인터폴레이션 FIR 필터의 하드웨어의 구현 시 구조가 간단하고, 메모리의 사용법에 따라 설계 면적을 트랜스버셜 FIR 필터 설계 방식보다 줄일 수 있고, 고속 연산에 적합하다.
그러나, 종래의 트랜스버셜 FIR 필터의 펄스 성형 필터 설계 방식은 단일 구조로 단일 필터 연산만을 수행하므로 하드웨어의 효율성이 떨어지는 문제점이 있었으며, 또한, 종래의 룩-업 테이블 방식의 FIR 필터는 동시 N 출력 인터폴레이션 필터링을 수행하기 위해서는 동작 클럭의 속도를 N배 만큼 빠르게 해야 하는 단점이 있다.
본 발명의 목적은, 단일 필터 구조에서 4 개의 단일구조의 동시 4 출력 1 : 4 인터폴레이션 FIR 필터 연산을 동시에 처리하여, 서로 다른 4 개의 필터 출력 값을 동시에 출력하도록 하는 1 : 4 인터폴레이션 FIR 필터를 제공함에 있다.
상기 목적을 달성하기 위해 본 발명은, 제 1 클럭의 주기로 입력되는 4개의 필터입력을 저장하는 제 1 내지 제 4 입력 레지스터와, 제 1, 제 2 클럭값에 따라 상기 제 1 내지 제 4 입력 레지스터에 저장된 4개의 12 비트 입력 데이터중 1개를 선택하는 4 × 1 멀티플렉서로 구성된 입력분배기와, 상기 입력분배기에서 선택된 입력 데이터의 제 1 내지 제 4 그룹에 대하여 제 1 내지 제 4 메모리와 그 제 1 내지 제 4 메모리에 저장된 신호를 가산하는 펄터 연산을 수행하는 제 1 내지 제 4 룩-업 테이블과, 상기 제 1 내지 제 4 룩-업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 필터 출력을 직렬로 순차적으로 출력하기 위해 상기 제 2 내지 제 4 룩-업 테이블의 각각의 필터출력을 소정 클럭 지연시켜 출력하는 제 1 파이프라인 레지스터와, 상기 제 1, 제 2 클럭값에 의해 상기 제 1 룩-업 테이블 및 상기 제 1 파이프라인 레지스터로부터 출력되는 필터 출력중 하나를 선택하는 제 1 내지 제 4 멀티플렉서로 구성된 출력정렬기 및 상기 제 1 멀티플렉서 내지 제 3 멀티플렉서의 출력정렬기로부터 출력되는 필터출력을 소정 클럭만큼 지연시켜 출력하는 제 2 파이프 라인 레지스터를 포함하는 것을 특징으로 한다.
제1도는 종래의 트랜스버셜 FIR 필터의 구성도.
제2도는 종래의 룩-업 테이블 방식 FIR 필터의 구성도.
제3도는 본 발명에의 실시예에 의한 단일구조의 동시 4 출력 1 : 4 인터폴레이션 FIR 필터 구성도.
제4도는 제3도에서의 룩-업 테이블 상세 구성도.
* 도면의 주요부분에 대한 부호의 설명
100 - 103 : 입력 레지스터 104 : 입력 분배기
105 - 108 : 룩-업 테이블 200, 202 : 파이프라인 레지스터
201 : 출력 정렬기
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 실시예에 의한 단일구조의 동시 4 출력 1 : 4 인터폴레이션 FIR 필터의 구성도이다.
제3도에 도시된 바와같이, 본 발명의 실시예에 의한 1 : 4 인터폴레이션 FIR 필터는 제1클럭(CK1)의 주기로 입력되는 4개의 필터입력(fi0, fi1, fi2, fi3)를 저장하는 입력 레지스터(100-103)와, 제1, 제2 클럭(CK1, CK2)의 값에 따라 상기 입력 레지스터(100-103)에 저장된 4 개의 12 비트 입력 데이타(fi0, fi1, fi2, fi3)중 1 개를 선택하는 4 × 1 멀티플렉서인 입력분배기(104)와, 상기 입력분배기(104)에서 선택된 입력 데이터의 각 계수그룹(G0-G3)에 대한 필터 연산을 수행하는 룩-업 테이블(105-108)과, 상기 룩-업 테이블(105-108)에서 병렬로 동시에 생성된 각 계수 그룹(G0-G3)에 대한 필터 출력을 직렬로 순차적으로 출력하기 위해 상기 룩-업 테이블(106-108)의 각각의 필터출력을 소정 클럭 지연시켜 출력하는 파이프라인 레지스터(200)와, 상기 제1, 제2 클럭(CK1, CK2)값에 의해 상기 룩-업 테이블(105) 및 상기 파이프라인 레지스터(200)로부터 출력되는 필터출력중 하나를 선택하는 8 비트 멀티플렉서(115-118)로 구성된 출력정렬기(201)와, 상기 출력 정렬기(201)로부터 출력되는 필터출력을 소정 클럭만큼 지연시켜 출력필터(fo0, fo1, fo2, fo3)로 출력하는 파이프 라인 레지스터(202)로 구성된다.
상기 파이프라인 레지스터(200)는 입력되는 제 3 클럭(CK4)에 의해 상기 룩-업 테이블(106)의 필터출력을 1 클럭 지연시키는 지연기(109)와, 입력되는 제 3 클럭(CK4)에 의해 상기 룩-업 테이블(107)의 필터출력을 순차 1 클럭씩 지연시키는 지연기(110, 111)와, 입력되는 제 3 클럭(CK4)에 의해 상기 룩-업 테이블(108)의 필터출력을 순차 1 클럭씩 지연시키는 지연기(112, 113, 114)로 구성된다.
제4도에 도시된 바와같이, 상기 룩-업 테이블(105-108)는 각각 4개의 23× 8 비트 메모리(105-1, 105-2, 105-3, 105-4) 및 가산기(105-5)로 구성된다.
이와같이 구성된 본 발명의 실시예에 의한 1 : 4 인터폴레이션 FIR 필터의 동작을 상세히 설명하면 다음과 같다.
먼저, FIR 필터의 설계 사양은 1 : 4 인터폴레이션 48탭 FIR(Finite Impulse Response) 필터이며, 입력의 비트 수는 1 이고 출력의 비트 수는 8 로서, 1 : 4 인터폴레이션 필터에서는 1개의 데이터가 입력 될 때마다 4 개의 데이터가 출력되므로, 48 탭 필터의 경우에 각 필터링에 사용되는 입력 데이터 수는 12개 이다.
이때 4개의 입력이 제5(c)도에 도시된 입력 주파수(CK1)에 따라 입력되고, 입력 주파수 보다 4 배 빠른 제5(a)도에 도시된 출력 주파수(CK4)에 따라 필터연산값이 4 개씩 출력됨으로써, 총 16개의 출력이 생성되는 것이 본 발명에서 제안한 필터의 기본 동작이므로 동시 4 출력 1 : 4 인터폴레이션 필터 연산을 수행하기 위해서는 매 출력 클럭 마다 4 번의 필터 연산이 수행되어야 한다.
이를 위해서 룩-업 테이블을 4 개로 나누어 동시에 4 번의 필터 연산이 수행되도록 하였으며, 출력 데이터의 타이밍을 맞추기 위해 파이프 라인 기법을 도입하였다.
세부적인 필터의 동작을 설명하면 다음과 같다.
입력 레지스터(100-103)는 제5(c)도에 도시된 클럭(CK1)의 주기로 입력되는 4개의 필터 입력(fi0, fi1, fi2, fi3)을 4개의 12 비트 직렬-병렬 변환 시프트 레지스터로 저장시키고, 12 비트 4 × 1 멀티플렉서인 입력 분배기(104)는 4 개의 필터 입력(fi0, fi1, fi2, fi3)이 제5(c)도에 도시된 클럭(CK1) 주기로 입력되면, 4개의 필터 연산을 제5(b)도에 도시된 클럭(CK2)에 따라 순차적으로 수행시키기 위해 필터 입력 단을 선택하는 즉, 클럭(CK1, CK2)의 값에 따라 4 개의 12 비트 입력 데이터(fi0, fi1, fi2, fi3) 중 1 개를 선택한다.
이때 4개로 구분된 룩-업 테이블(105, 106, 107, 108)에서는 각 계수그룹(G0-G3)에 대한 필터 연산이 수행되는데, 즉, 룩-업 테이블(105)에서는 계수 그룹 G0 에 대한 필터 연산이 수행되고, 룩-업 테이블(106)에서는 계수 그룹 G1에 대한 필터 연산이 수행되며, 룩-업 테이블(107)에서는 계수 그룹 G2에 대한 필터 연산이 수행되고, 룩-업 테이블(108)에서는 계수 그룹 G3 에 대한 필터 연산이 수행됨에 따라 한 개의 입력에 대해서 4 그룹에 대한 인터폴레이션 필터 연산이 동시에 모두 처리된다.
상기 각 그룹별 룩-업 테이블은 제4도에 도시된 바와같이 4개의 23× 8 비트 메모리(105-1, 105-2, 105-3, 105-4) 및 가산기(105-5)로 구성되는, 즉 12 비트 입력 레지스터를 4개의 3 비트 레지스터로 나누고, 4 개의 룩-업 테이블에 의해 필터 연산을 수행한 뒤 4 개의 출력 값을 모두 가산하여 그룹별 필터 출력 값을 얻으며, 파이프 라인 레지스터(200)는 룩-업 테이블에서 병렬로 동시에 생성된 4개 그룹에 대한 필터 출력를 최종적으로 직렬로 순차적으로 출력시킴에 따라 각각의 출력을 해당 계수 그룹 순서에 따라 지연시켜야 한다.
또한 레지스터(109)는 G1의 필터 출력을 1 클럭 지연시키고, 레지스터(110, 111)는 G2의 필터 출력을 2 클럭 지연시키고, 레지스터(112, 113, 114)는 G2의 필터 출력을 3 클럭 지연시키며, 출력 정렬기(201)는 각 필터의 출력은 4개의 룩-업 테이블(105, 106, 107, 108)에 의해 분산된 각 필터의 출력을 최종적으로는 각 필터별로 정렬시키는데, 이를 위해 4 × 1 멀티플렉서(115, 116, 117, 118)인 출력 정렬기(201)가 사용된다.
상기 멀티플렉서(115)는 필터 입력(fi0)에 대한 필터 출력 정렬기로서, 클럭(CK1, CK2)의 값이 “00”인 경우에는 G0의 필터 출력이 선택되고, “01”인 경우에는 G1의 필터 출력이 선택되며, “10”인 경우에는 G2의 필터 출력이 선택되며, “11”인 경우에는 G3 의 필터 출력이 선택되고, 같은 방식으로 필터 입력(fi1, fi2, fi3)에 대한 필터의 출력은 각각 멀티플렉서(116, 117, 118)에 의해 정렬되는데 선택기의 값이 순환천이 된다.
즉, 필터 입력(fi0)에 대한 멀티플렉서 선택기가 클럭(CK4)에 따라 “00”→“01”→“10”→“11”로 변환되는 반면에, 필터입력(fi1)에 대해서는 “11”→“00”→“01”→“10”으로 변환되고, 필터입력(fi2)에 대해서는 “10”→“11”→“00”→“01”로 변환되며, 필터입력(fi3)에 대해서는 “01”→“10”→“11”→“00”으로 변환된다.
또한 파이프 라인 레지스터(202)는 출력시각 정렬용이며, 상기 멀티플렉서(115, 116, 117)의 출력은 각각 1 클럭 씩의 지연 차이가 존재하는, 즉 필터 입력(fi0)에 대한 필터 출력이 필터 입력(fi3)에 대한 필터 출력보다 3 클럭 앞서서 출력됨에 따라 4개의 필터 출력이 동시에 이루어지도록 하기 위해서는 시각 정렬을 맞추어야 하므로, 지연용 파이프 라인 레지스터(119-124)를 사용하였다.
본 발명은 기존의 동작 클럭 속도를 그대로 유지하면서, 단일 필터 구조로서 4개의 필터 연산을 동시에 처리할 수 있는데, 예를 들어 입력 신호의 주파수가 1 MHz 인 48 탭 1 : 4 인터폴레이션 펄스 성형 FIR 필터의 설계 시에, 트랜스버셜 필터에서 단일 필터 연산만을 수행할 때 요구되는 동작 주파수는 4MHz이며, 룩-업 테이블 방식의 FIR 필터에서 동시 2 출력 필터 연산을 수행할 때 요구되는 동작 주파수는 8MHz 이어야 하나, 본 발명에서 제안한 설계 구조에서는 4MHz의 동작 주파수에서 동시 4 출력 필터 연산을 수행할 수 있는 효과가 있다.
본 발명에서 제안한 구조는 파이프라인 기법과 룩-업 테이블 방식의 장점인 고속 연산 기법을 응용하여 동작 클럭의 속도를 더 이상 빠르게 하지 않고도, 동시에 4 개의 필터 연산을 수행할 수 있다는 이점을 가지고 있다.
다시 말해서 본 발명은 첫 째 단일 필터 구조에서, 동시에 4 개의 단일구조의 동시 4 출력 1 : 4 인터폴레이션 FIR 필터 연산을 수행할 수 있고, 둘째 단일 구조를 이용하므로 4 개의 필터 연산을 수행하더라도 설계 면적이 크게 커지지 않는 장점이 있고, 셋째 단일 구조의 단일 연산 필터에서와 같은 속도의 동작 클럭을 사용하므로써 4 개의 필터 연산을 수행하더라도 전력 소모가 커지지 않는 장점이 있다.

Claims (3)

  1. 제 1 클럭의 주기로 입력되는 4개의 필터입력을 저장하는 제 1 내지 제 4 입력 레지스터와; 제 1, 제 2 클럭값에 따라 상기 제 1 내지 제 4 입력 레지스터에 저장된 4개의 12 비트 입력 데이터중 1개를 선택하는 4 × 1 멀티플렉서로 구성된 입력분배기와; 상기 입력분배기에서 선택된 입력 데이터의 제 1 내지 제 4 그룹에 대하여 제 1 내지 제 4 메모리와 그 제 1 내지 제 4 메모리에 저장된 신호를 가산하는 필터 연산을 수행하는 제 1 내지 제 4 룩-업 테이블과; 상기 제 1 내지 제 4 룩-업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 필터 출력을 직렬로 순차적으로 출력하기 위해 상기 제 2 내지 제 4 룩-업 테이블의 각각의 필터출력을 소정 클럭 지연시켜 출력하는 제 1 파이프라인 레지스터와; 상기 제 1, 제 2 클럭값에 의해 상기 제 1 룩-업 테이블 및 상기 제 1 파이프라인 레지스터로부터 출력되는 필터 출력중 하나를 선택하는 제 1 내지 제 4 멀티플렉서로 구성된 출력정렬기와; 상기 제 1 멀티플렉서 내지 제 3 멀티플렉서의 출력정렬기로부터 출력되는 필터출력을 소정 클럭만큼 지연시켜 출력하는 제 2 파이프 라인 레지스터를 포함하여 구성되는 것을 특징으로 하는 1 : 4 인터폴레이션 FIR 필터.
  2. 제1항에 있어서, 상기 제 1 파이프라인 레지스터는 입력되는 제 3 클럭에 의해 상기 제 2 룩-업 테이블의 필터출력을 1 클럭 지연시키는 제 1 레지스터와; 입력되는 제 3 클럭에 의해 상기 제 3 룩-업 테이블의 필터출력을 순차적으로 1 클럭씩 지연시키는 제 2, 제 3 레지스터와; 입력되는 제 3 클럭에 의해 상기 제 4 룩-업 테이블의 필터출력을 순차 1 클럭씩 지연시키는 제 4, 제 5, 제 6 레지스터로 구성되는 것을 특징으로 하는 1 : 4 인터폴레이션 FIR 필터.
  3. 제1항에 있어서, 상기 제 2 파이프라인 레지스터는 입력되는 제 3 클럭에 의해 제 1 멀티플렉서의 출력신호를 순차 1 클럭씩 지연시키는 제 1, 제 2, 제 3 레지스터와; 입력되는 제 3 클럭에 의해 상기 제 2 멀티플렉서의 출력신호를 순차 1 클럭씩 지연시키는 제 4, 제 5 레지스터와; 입력되는 제 3 클럭에 의해 상기 제 3 멀티플렉서의 출력신호를 1 클럭씩 지연시키는 제 6 레지스터로 구성되는 것을 특징으로 하는 1 : 4 인터폴레이션 FIR 필터.
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