KR100288672B1

KR100288672B1 - 노이즈예측최대근사검출을위한장치및방법

Info

Publication number: KR100288672B1
Application number: KR1019980701113A
Authority: KR
Inventors: 조나단 대럴 코커; 에반젤로스 스타브로스 엘레프데리오우; 리챠드 레오 갈브라이스; 발터 힐트
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1995-09-18
Filing date: 1995-09-18
Publication date: 2001-05-02
Also published as: WO1997011544A1; KR19990036443A; DE69535160T2; EP0852089A1; EP0852089B1; DE69535160D1; JPH10512732A; JP3157838B2; US6104766A

Abstract

본 발명은 채널로부터 등화 필터를 거쳐 수신한 신호 샘플들에 대해 수행되는 새로운 노이즈 예측 최대-근사(NPML) 데이터 검출 체계의 사용에 관한 것으로서, 구체적으로는 직접 액세스 저장 장치의 저장 채널의 사용에 관한 것이다. 이것은 노이즈 예측/백색화 프로세스를 상기한 이퀄라이저의 출력 신호에 적용함으로써, 또한 최대-근사 시퀀스 검출기(MLSD)의 브랜치 행렬 계산 수단을 제공함으로써 달성된다. 또한, 적절한 테이블 룩업에 의해, 상기 신호 샘플들의 심벌간 간섭(ISI) 성분들의 소거를 가능하게 한다. 테이블 룩업의 내용은 최대-근사 시퀀스 검출기의 경로 히스토리로부터의 결정들을 사용하여 어드레스된다.

Description

노이즈 예측 최대 근사 검출을 위한 장치 및 방법{APPARATUS AND METHOD FOR NOISE-PREDICTIVE MAXIMUM-LIKELIHOOD (NPML) DETECTION}

부분-응답(partial-response;PR) 클래스-Ⅳ(class-Ⅳ) (PR4) 등화 및 최대-근사 시퀀스 검출(MLSD)의 어플리케이션은, 이론적으로나 실제적으로, 0.8≤PW50/T≤1.6(여기서, PW50은 채널의 스텝 응답(step response)의 진폭이 50%인 지점에서의 펄스폭이며, T는 채널의 인코드된 비트의 지속 기간(duration of the channel encoded bit)이다)의 기록 밀도(recording density)에서 최적에 가까운 성능을 얻을 수 있는 것으로 알려져 있다. 자기적 기록 채널(magnetic recording channel)용 부분-응답 최대 근사(partial response maximum likelihood;PRML) 시스템이 ″A PRML system for Digital Magnetic Recording″, Roy D. Cideciyan et al., IEEE Journal on Selected Areas in Communications, Vol. 10, No. 1, pp. 38∼56, January 1992에 기술되어 있다. 또한, 미국 특허 제 4,786,890 호에는, 실행-길이 제한(run-length limited;RLL) 코드를 사용한 클래스-Ⅳ PRML 채널이 기술되어 있다.

기록 밀도가 높은 경우, 즉 PW5/T〉1.6인 경우, 선형 부분-응답 클래스-Ⅳ 이퀄라이저는 사실상 노이즈를 증가시킨다. 결과적으로, PRML 검출기의 성능이 저하되어 생산 명세(product specification)를 만족시키기에는 불충분하게 될 것이다. 확장된 부분-응답 최대 근사(expended partial-response maximum likelihood;EPRML) 검출기의 어플리케이션은, 이론적 및 실제적으로, PW50/T〉1.6의 범위에서 PRML 검출기보다 더 나은 성능을 얻을 수 있음이 알려져 있다. 1995년 8월 30일자로 공개된 영국 특허 출원 GB-A-2286952호에는 직접 액세스 저장 장치 내에서의 데이터 검출을 위한 새로운 EPRML 체계가 기술되어 있다. 본 명세서에서 특허 청구된 본 발명의 새로운 아키텍처는 전체 채널 아키텍처를 최소한으로 변경하여 PRML에 EPRML 검출기를 부가할 수 있도록 한 것이다.

심벌간 간섭(intersymbol-interference;ISI)과 부가적인 가우스형 노이즈가 존재하는 상황 하에서 코딩되지 않은 데이터 시퀀스를 검출하는 최적의 MLSD 수신기는, 지 디 포니(G. D. Forney)에 의한 ″Maximum-likelihood sequence estimation of digital sequences in the presence of intersymbol interference″, IEEE Trans. Inform. Theory, Vol. IT-18, No. 3, pp. 363∼378, May 1972에서 기술된 바와 같이, 백색화-매치 필터(whitened-matched filter)와, ISI 트레리스상에서 최대 근사 시퀀스 검출을 수행하는 비터비(viterbi) 검출기로 구성된다. 자기적 기록 채널에 있어서, 이 트레리스의 상태 복잡도는 2^L(여기서, L은 백색화-매치 필터의 출력 신호에서 관련 ISI 항들의 수를 표시함)로 주어진다. 1993년 6월 14일자로 출원되어 1994년 12월 22일자로 공개된 ″Adaptive noise-predictive partial-response equalizing for channels with spectral nulls″란 명칭의 국제 특허 출원 WO94/29989와, 참고 문헌 ″Noise predictive partial-response equalizers and applications″, P.R. Chevillat et al, IEEE Conf. Records ICC'92, June 14∼18 1992, pp. 0942∼0947에서, 계수들이 적절하게 선정된 선형 예측기와 캐스케이드된 부분-응답 제로 포싱 이퀄라이저(partial-response zero forcing equalizer)가 최적의 MLSD 수신기의 백색화 불연속-시간 프리필터(whitening discrete-time prefilter)와 등가라는 것이 나타나 있다. 또한, 동일한 특허 출원 명세서에, 부분-응답 트레리스에 대응하는 비터비 검출기내에 예측 프로세스가 삽입된 수신기 구조가 개시되어 있다. 전술한 특허 출원 WO9429989 호는 주로 와이어 전송 시스템과 연관되어 있다.

전술한 국제 특허 출원 WO94/29989 및 피 알 세빌랫(P.R. Chevillat) 등에 의한 논문에서는, PRML과 함께 노이즈-예측이 검출기 성능을 개선시킨 것으로 결론지어 졌다.

본 발명의 목적은 개선된 데이터 검출 성능을 갖는 방법 및 장치를 제공하는 것이다.

본 발명의 목적은 종래 기술 체계에 있어서의 성능 문제들을 극복할 목적으로 직접 액세스 저장 장치들내에 개선된 데이터 검출을 위한 방법 및 장치들을 제공하는 것이다.

본 발명의 목적은 직접 액세스 저장 장치(DASD)들내에서 보다 높은 선형성 저장 밀도를 얻을 수 있는 방법 및 장치를 제공하는 것이다.

본 발명의 다른 목적은 전자 채널의 주된 아키텍처를 변경하지 않고 통상의 PRM/EPRML 직접 액세스 저장 장치 내에서 사용될 수 있는 방법 및 장치를 제공하는 것이다.

발명의 개요

상기한 목적들은, 예컨대 DASD내에서 데이터 검색에 사용될 수 있는 모든 추정 검출기(estimation detector)들을 제공함으로써 달성될 수 있다. 본 검출기들 중 어떤 것은 자기적 기록 채널의 속성을 특별한 용도로 사용하여, 노이즈 예측/백색화 프로세스(noise prediction/whitening process)를 최대-근사 시퀀스 검출기의 브랜치 메트릭(metric) 계산에 집어넣음으로써 생겨난 것으로, 한데 뭉뚱그려, 노이즈 예측 최대-근사(NPML) 검출기들이라고 한다. 이들은 적당한 룩업 테이블에 의해 심벌간 간섭 성분들을 소거하는 수단을 더 포함한다. 국제 특허 출원 WO94/29989 및 피 알 세빌랫 등의 논문―여기서는, 검출기의 상태 복잡도가 고정되고 부분-응답 트레리스에 의해 결정됨―에서와 달리, NPML 검출기들은 2^k―이때, 0≤K≤L이며, L은 PR 이퀄라이저 및 예측기의 조합에 의해 도입되는, 제어된(알려진) 심벌간 간섭 성분들의 수를 나타냄―의 상태 복잡도를 갖는다.

K=L인 경우에는 소정의 예측기 길이에 대한 최적의 MLSD 검출기와 동일하며, K=0인 경우는 무기억 검출기(memoryless detector)가 붙은 노이즈 예측 PR 이퀄라이저에 대응한다. 1≤K〈L의 경우, NPML 검출기는 감소된 ISI 상태들에 대해 동작한다. 동시에, NPML 검출기의 상태-공간(state-space)내에 표시되지 않은 (L-K) ISI 항들(성분들)이 경로 히스토리로부터의 결정들을 이용함으로써 결정-피드백 방식(decision-feedback fashion)으로 보상된다. 따라서, NPML 검출기들은 성능과 상태 복잡도 및/또는 결정 피드백의 길이간의 트레이드 오프를 제공하며, 또한 PRML 및 EPRML 검출기들에 있어서 선형적 기록 밀도에 실질적인 이득을 제공한다. 또한, NPML 검출기들에 대한 본 구현예들은 내장형(imbeded) 예측기내에 곱셈(multiplication)을 필요로 하지 않으므로, ISI 소거를 위해 간단한 랜덤 액세스 메모리(RAM) 룩업 구현을 허용한다. 또한, NPML 검출기들은 일반적으로 의사-불연속 에러 전파성(quasi-catastrophic error propagation)을 보이지 않는다. 따라서, 서바이버 경로 메모리에 관한 구속 조건들을 완화함으로써, 보다 높은 비율의 실행-길이 제한(RLL) 코드들로, 기록 밀도의 부가적인 증가가 달성될 수 있다. 마지막으로, 모듈 방식(modularity) 및 성능의 실질적인 이득 외에도, NPML 검출기들은 기존의 PRML/EPRML 시스템들 상에 편승(″piggy-backed″)될 수 있다는 중요한 구현상의 이점을 갖는다. 따라서, 비용이 많이 들고 복잡한, 전체적으로 새로운 채널 아키텍처의 개발 및 구현이 불필요하게 된다.

여기서 기술되고 또한 특허 청구되는 것은 만족할만한 성능 이득을 제공하는, 덜 복잡한 NPML 검출기의 일종(저복잡도 검출기(low-complexity NPML detector))들이다. 각각의 체계들은 2-상태 인터리브형 NPML 검출기들과, PRML 검출기를 구비한 캐스케이드형 노이즈 예측기들을 포함하지만, 이에 국한되지는 않는다. 또한, 단일-탭 예측기를 갖는 NPML 체계로부터 파생되는, PRML이나 EPRML 검출기와 같이 동작할 수 있는 프로그램가능한 8-상태 NPML 검출기를 기술한다.

도면의 간단한 설명

도 1은 본 발명인 NPML 검출기들을 어떻게 기존의 PRML 채널 아키텍처에 접목시키는지를 설명하는 데 사용되는 블럭도이다.

도 2a는 본 발명에 관련된 도 1의 블럭들, 즉, 디지털 이퀄라이저(22), 본 발명인 NPML 검출기(10), 역 프리코더(23)들을 도시한다.

도 2b는 본 발명에 따른 NPML 검출기(10)의 등가 형태를 도시한다.

도 2c는 본 발명에 따른 NPML 검출기(10)의 다른 등가 형태를 보다 상세하게 도시한다.

도 2d는 본 발명에 따른 NPML 검출기(10)의 또 다른 등가 형태를 도시한다.

도 2e는 본 발명에 따른, 내장형 피드백을 구비한 시퀀스 검출기의 다른 가능한 실시예를 도시한다.

도 3a는 본 발명에 따른, 통상의 PRML 검출기와 캐스케이드된 무기억 검출기를 사용한 노이즈 예측 부분을 도시한다.

도 3b는 본 발명에 따른, 통상의 PRML 검출기와 캐스케이드된 무기억 검출기를 사용한 노이즈 예측 부분을 실현하기 위한 다른 접근법을 도시한다.

도 4는 본 발명에 따른, 시간 nT에서 몇 개의 상태 s_k에 대하여, 메트릭 갱신 유닛(MUU)의 동작을 설명하기 위한 블럭도이다. MMU는 NPML 검출기내의 중요한 기능 블럭들이다.

도 5는 2-상태 트레리스를 도시한다.

도 6은 본 발명에 따른, 4-탭 예측기를 구비한 2-상태 NPML 검출기의 구현예를 도시한다.

도 7은 2-상태 트레리스(차 메트릭)를 도시한다.

도 8은 도 7의 트레리스에 내포되어 있는 알고리즘을 하드웨어로 맵핑하는 데 있어 가능한 한 방법을 도시하는 도면으로서, 이때 비교기에 대한 문턱값은 저장되어 있는 차 메트릭 D_n-1에 의해 제공된다.

도 9는 4-상태 트레리스를 도시한다.

도 10a∼10c는 본 발명에 따른, NPML 검출기의 다른 구현예(4-상태 2-탭 예측기)를 도시한다.

도 11a∼11c는 본 발명에 따른, NPML 검출기의 다른 구현예(4-상태 4-탭 예측기)를 도시한다.

도 12는 N=1, K=3(8-상태 1-탭 예측기)인 8-상태 트레리스를 도시한다.

도 13은 N=1, K=3(8-상태 1-탭 예측기)인 변환된 8-상태 트레리스를 도시한다.

도 14는 도 13의 트레리스에 내포되어 있는 알고리즘을 하드웨어 구조로 맵핑하는 데 있어서 가능한 한 방법을 도시하는 도면이다. 선택 신호들 S0, …, S7에 의해 제어된 서바이버 경로 메모리는 도시하지 않는다.

도 15는 도 6에 도시한 4-탭 예측기를 구비한 2-상태 NPML 검출기의 기능부들의 다른 구현 형태를 도시한다.

도 16a∼16c는 본 발명에 따른, NPML 검출기의 다른 구현예(4-상태 N-탭 예측기)를 도시한다.

도 17a∼17c는 본 발명에 따른, NPML 검출기의 다른 구현예(4-상태 N-탭 예측기)를 도시한다.

본 발명은 데이터 검출 방법 및 장치에 관한 것으로, 구체적으로는 부분-응답 시그널링(partial-response signaling) 및 최대-근사 시퀀스 검출(maximum-likelihood sequence detection)을 위한 방법 및 장치에 관한 것이다. 본 발명은 또한, 이 방법들에 기초한 직접 액세스 저장 장치(direct access storage device;DASD)들에 관한 것이다.

다음에, NPML 검출기의 주요한 구현 형태들을 기술한다.

도 1의 블럭도는 본 NPML 검출기(10)들을 어떻게 기존의 PRML 채널 아키텍처에 접목시키는지에 대해 도시한다. 이용자 데이터(customer data) I_n이, 인코더(12)에서 8/9 비율의 RLL 코드로 인코드되고, 시리얼라이저에서 직렬화된 다음, 프리코더(14)에서연산(여기서 D는 단위 지연 연산자(unit delay operator)임)에 의해 프리코드된 후, 기입 헤드(write head)(15)에 의해 이진 디지털 형태(a_n∈{-1, +1})로 디스크(11)상에 기입된다. 상기 디스크(11)로부터 이용자 데이터를 검색할 때, 아날로그 신호 r(t)가 판독 헤드(read-head)(15)에 의해 생성되어 판독-헤드로부터 출력된다. 이어서 신호 r(t)가 암 전자회로(arm electronics)(16)를 거쳐 가변 이득 증폭기(variable-gain amplifier;VGA) 회로(17)에 제공된다. VGA 회로(17)의 출력 신호는 먼저 아날로그 저역 통과 필터(analog low-pass filter;LPF)(18)에 의해 저역 통과 필터링된 다음 아날로그/디지털(A/D) 변환기(19)에 의해 디지털 형태 X_n으로 변환된다. A/D 변환기(19)와 VGA 유닛(17)의 기능은 타이밍 복구 및 이득 제어 루프(timing recovery and gate control loop)인 (20)과 (21)에 의해 각각 제어된다. 아날로그 저역 통과 필터(18)는, A/D 변환기(19)가 포화(saturation)되는 것을 방지할 수 있도록 고주파수를 부스트(boost)하는 필터인 것이 바람직하다. A/D 변환기(19)로부터 출력된 디지털 샘플들 X_n(도 1에서 A로 표시)은 먼저 디지털 이퀄라이저(22)에 의해 PR4 신호 샘플(도 1에서 B로 표시)들로 만들어진 다음, 디지털 샘플 y_n의 형태로 본 발명의 NPML 검출기에 전달된다.연산을 수행하는 프리코더(23)에 의해 역 프리코드된 후, NPML 검출기(10)의 출력 데이터(즉, 최종 결정들:도 1에서 C로 표시)는 디시리얼라이저(deserializer)(24)를 거쳐 8/9 비율의 RLL 코드용 디코더(25)에 제공되며, 이로부터 검색된 이용자 데이터가 나온다. 도 1에서 NPML 검출기 다음의 역 프리코더 기능은 별도의 기능 블럭(도시한 바와 같음)으로 될 수도 있고, 또는 검출기의 트레리스(trellis)에 포함될 수도 있다. 도 2a는 도 1의 블럭들 중 본 발명에 관련된 블럭들, 즉 디지털 이퀄라이저(22), NPML 검출기(10), 역 프리코더(23) 블럭들을 도시한다.

일반적으로, 디지털 이퀄라이저(22)의 계수들은, 헤드/디스크 매체의 특성과 아날로그 LPF(18)를 포함하는 전체 전달 함수가 일반화된 부분-응답 형태 f(D)=(1+f₁D¹+…+f_pD^p)(여기서 계수 f_i는 임의의 실수들일 수 있음)인 임의의 바람직한 시스템 다항식과 거의 부합(match)하도록 최적화될 수 있다. 예컨대, 클래스-4 PR 시스템(PR4)에 대한 부분 응답(PR) 다항식은 f(D)=(1-D²)이다. 이와 유사하게, 확장된 부분-응답 클래스-4(EPR4) 시스템들에 대한 다항식은 f(D) = (1-D²)(1+D) = (1+D-D²-D³) 이다. 다른 예로서, f(D) = (1-0.1D-0.9D²) 일 수도 있다.

도 2b는, 예측 에러 필터(prediction error filter)(41)가 내장형 피드백(imbedded feedback;FB)을 구비한 시퀀스 검출기(sequence detector;SD)(30)와 캐스케이드된, 기본 NPML 검출기(10) 구조를 도시한다.

결국, 우리는 PR4-등화된 신호(PR4-equalized signal)들 y_n(도 2b에서 B로 표시)을 사용하였지만, 도 2a 및 2b에서의 이퀄라이저(22)에 의해 신호들이 어떤 형태로 만들어지더라도 본 발명의 체계를 적용할 수 있다.

도 2c 및 도 2d는, 본 발명에 따른 두 개의 등가의 NPML 검출기를 도시한다. 기본 원리는 다음과 같다. PR4 디지털 이퀄라이저의 출력을 y_n이라고 하자(도 1, 2c, 2d에서 B로 표시). 이 출력은 PR4 데이터 신호와 채색 노이즈(colored noise)(채색 간섭 성분(colored interface components))로 이루어진다. 즉,

이며, 여기서 a_n∈{-1,+1} 은 1/T의 속도로 자성 매체 상에 기입된 인코드된/프리코드된 데이터 시퀀스를 표시하고, W_n은 디지털 이퀄라이저(22)로부터 출력되는 채색 노이즈 시퀀스를 표시한다. 채색 노이즈 성분(채색 간섭 성분)의 파워(power)는 노이즈 예측에 의해 감소될 수 있다. p(D) = (p₁D¹+p₂D²+…+p_ND^N) 가 전달 다항식을 표시하거나, 이와 동등하게, E(D)=1-P(D)가 노이즈 샘플 W_n의 N-탭 최소 평균-제곱(N-tap minimum mean-square;MMSE) 예측기의, 예측 에러 필터의 전달 다항식을 표시하면, 이 신호는 다음과 같이 되며,

예측 에러나, 또는 이와 동등하게, PR4-등화된 출력 신호 y_n의 백색화된 노이즈 성분(whitened noise component)을 나타낸다. 예측/백색화 프로세스는 시퀀스(비터비) 검출기에서 가능한 각각의 상태와 관련된 경로 히스토리(path history)로부터의 결정들을 사용함으로써 신뢰성있게 처리될 수 있다. 이러한 점에서, NPML 검출기들은 내장형 예측, 또는 등가의 내장형 피드백을 갖는, (PR) 신호용 MLSD 검출기이다.

(1) 및 (2)의 관점에서, 상태 s_j로부터 상태 s_k로의 천이에 대응하는 PR4-등화된 샘플들에 대한 NPML 검출기(10)의 브랜치 메트릭(branch metric)은,

이며, 여기서 a_n-i(s_j), a_n-i-2(s_j)는 상태 s_j에 관련된 경로 히스토리로부터 구한 이전의 결정들을 나타내며, a_n, a_n-2는 가정된 상태 천이 s_j→s_k에 의해 결정된다. 노이즈 예측 프로세스는 NPML 검출기를 구현하는 비터비 알고리즘의 브랜치 메트릭 계산에서 명백히 드러난다. 또한, 예측기 계수들 p_i를 0으로 설정하면, (3)의 브랜치 메트릭이 4-상태 PRML 검출기의 브랜치 메트릭으로 된다는 것을 알 수 있다.

(3)의 브랜치 메트릭은 또한 다음과 같이 기술될 수 있다.

(4)에서 첫 번째 급수는 상태에 무관하다는 것을 주지하면서, 나머지 항들을 정리하면, 다음과 같은 등가의 브랜치 메트릭을 얻을 수 있다.

여기서 신호 샘플이 등가의 NPML을 구현한 도 2c에 도시된 예측 에러 필터(41)로부터 출력되며, {g_i,i=1,2,…,N+2}는 도 2c의 내장형 피드백 필터(42)(유한 임펄스 응답 또는 RAM 기반 필터(finite impulse response or RAM-based filter;FIR))의 계수들이다. (5)에서 도입된 계수들 {g_i,i=1,2…,N+2}은 다항식 g(D) = (+1-g₁D¹-g₂D²-…-g_N+2D^N+2) = (1-D²)(1-P(D)) = (1-D²)E(D)의 계수들이다. 따라서 PR4 기반 NPML 시스템의 유효 ISI 메모리 L은 L=N+2이다. (5)의 제 1 급수항 내의 심벌 a_n-i(s_j)는 상태 s_j와 관련된 경로 히스토리로부터 구한 이전 결정들을 나타내며, (5)의 제 2 급수항내의 심벌들 a_n-i는 상태 정보를 나타낸다. K를 증가시키면, NPML 검출기의 상태들의 수가 증가되고 내장형 결정 피드백의 길이가 줄어들게 될 것이 명백하다. 역으로, K를 감소시키면, 내장형 결정 피드백의 길이가 늘어나는 대신 NPML 검출기의 상태들의 수가 감소하게 된다. 따라서, 본 발명에 따른, NPML 검출기들의 출현으로, 상태 복잡도(state complexity)와 내장형 결정 피드백의 길이간에 트레이드 오프가 발생한다.

NPML 검출기(10)의 다른 등가 구현도들이 도 2c 및 도 2d에 각각 도시되는데, IBM 등에서 사용되는 현행 PRML/EPRML 채널 아키텍처의 신호 처리 블럭들, 즉 VGA(17), 아날로그 LPF(18), 디지털 이퀄라이저(22), 타이밍 복구 및 이득 제어 루프들(20,21)을 변경할 필요가 없다. 본 발명에 따른 NPML 검출기들을 임의 개수만큼 PRML/EPRML 검출기로 대체하거나 이와 함께 사용할 수 있다.

세 번째 NPML 체계의 가능한 제 3 구현예를 내장형 피드백을 구비한 시퀀스 검출기와 캐스케이드된 필터 형태로 도 2e에 도시한다. 여기서는 디지털 이퀄라이저(22)와 예측 에러 필터(41)(도 2b 참조)를 FIR1(51)로 표시된 하나의 유한 임펄스 응답 필터로 대체하였다. 필터 FIR1(51)에 대한 입력은 A/D 변환기(19)로부터 출력되는 비등화된 샘플들 x_n(도 1 및 도 2e에서 A로 표시함)이다. 필터 FIR1(51)은 노이즈를 백색화하고 그로부터 출력되는 신호 샘플들 z_n내에 소정의 제어된 양만큼 ISI를 주입한다. 이어서 피드백 필터(EIR2 또는 RAM(52))의 계수들을 전술한 것과 동일한 방식으로 내장형 피드백을 구비한 시퀀스 검출기의 브랜치 메트릭 계산에 사용한다. 따라서 브랜치 메트릭은 다음과 같다.

여기서, z_n은 FIR1(51)의 출력이고, {b_i,i=1,2,…,N+2}는 필터 FIR2(52)의 계수들의 집합이다. (5)와 (6)은 사실상 동일하다. 도 2a 내지 도 2e에 도시한, 무한 길이의 필터들에 대해 내장형 피드백을 구비하여 시퀀스 검출을 구현하는 세 예들은 모두 등가라는 것을 알 수 있다.

전술한 NPML 원리는 어떤 형태의 시스템 다항식 f(D)에도 적용될 수 있음을 알아야 한다. 그러나, 결국은, PR 클래스-Ⅳ 다항식(PR4)만을 대상으로 할 것이다.

DASD에 사용된 NPML 검출기들의 성능 및 바람직한 파라미터들 :

실제 시스템에서 사용될 파라미터들인 N(예측기 계수들의 수)과 K(검출기 상태들의 수 2^K를 정의하는 검출기 메모리 길이)를 적당히 결정하기 위해서, NPML 검출을 이용하는 자기적 기록 시스템의 에러 성능(error performance)이 컴퓨터 시뮬레이션으로 연구되어 왔다. 특히, 본 명세서에서 기술하고 있는, 예측기 계수들이 N=1, N=2, N=4 개인 경우에 있어서, 바람직한 NPML 검출기들을 얻을 수 있다.

NPML 검출기들로부터 두 개의 저복잡도 NPML 검출기 체계를 도출하여, 이에 대해 연구하였다. 이 체계들도 모두, NPML 검출기들과 마찬가지로, 현행 PRML 채널 아키텍처(도 1 참조)의 신호 처리 부분들의 변경을 요구하지 않는다. 도 3a는 무기억 검출기를 통상의 PRML 검출기와 캐스케이드하여 사용하는 노이즈 예측 부분을 도시한다.

PR4-등화된 신호(도 1 및 도 3a에서 B로 표시함)의 채색 노이즈 성분이 먼저 예측기에 의해 백색화된다. MLSD 프로세스에 예측기를 부가하는 대신, 3 레벨(+2, 0, -2) 무기억 검출기가 백색화 프로세스에 필요한 (시험적인) PR4 (신호 샘플) 결정들을 제공한다는 것을 주지해야 한다. 이어서 백색화된 노이즈 성분들로 전와된 PR4-등화된 샘플들이 통상적인 PRML 검출기 및 역 프리코더에 제공되어 개선된 최종 결정을 얻게 된다. 도 3b는 도 3a와 등가의 구성이며, 이들은 제각기 도 2c 및 도 2d와 유사한 등가 형태를 갖는다.

두 번째 저복잡도 NPML 검출기 체계는, PR4 시퀀스들이 다항식(1-D')(여기서 D'는 2T의 지연을 나타냄)를 갖는, 두 개의 비종속(independent), 인터리브형 디코드 시퀀스들처럼 보여질 수 있다는 사실에 근거한다. 이 경우, 디지털 이퀄라이저로부터 출력되는 각각의 디코드 시퀀스(도 1, 2c, 2d에서 B로 표시함)는 2-상태 트레리스로 기술될 수 있다. 이 2-상태 인터리브형 트레리스들 각각에 대해 개별적으로 수행되는 비터비 알고리즘은 시간 인덱스들이 기수 아니면 우수인 (3) 또는 (5)에서 주어진 브랜치 메트릭들을 사용할 것이다. 예컨대, 비터비 알고리즘이 우수 트레리스상에서 수행되면, 브랜치 메트릭 표현식 (3) 또는 (5)의 시간 인덱스들은 우수일 것이며, 이에 반하여, 노이즈 백색화에 있어서 기수인 이전 결정들의 기여는 기수 트레리스들의 최선의 메트릭을 갖는 경로 메모리로부터 올 것이다.

다른 근사 최적 체계는 최선의 메트릭을 가지고 상태를 찾아서, 이 최선의 상태에 대응하는 서바이버 경로로부터의 결정들을 이용하여 예측기 출력을 계산한 다음, 이것을 피드백 항으로서 모든 상태들에 대한 메트릭 갱신 계산에 대입하는 것이다. 이것은 RAM이 한 개만 필요할 때 유리하다.

비선형 예측기들을 구비한 NPML 검출기 개념 :

여기서 기술된 NPML 개념은 노이즈 예측기가 소정의 비선형 특성을 갖고/갖거나 예측기 계수들의 계산이 서로 다른 노이즈 모델에 근거한 것일 때에도 적용할 수 있다.

본 NPML 아키텍처는 실제 대상 시스템에서 발생하는 여러 종류의 랜덤한 노이즈에 관하여 노이즈 예측기 기능을 최적화하는데 있어서 상당히 유연성이 있다. 예를 들면, 총 노이즈 중 하드 디스크 드라이브 내에서의 노이즈 부분만이 부가적인 백색 가우스형 노이즈(additive white Gaussian noise;AWGN)에 의해 적당히 모델링된다. AWGN외에도, 총 노이즈에는 신호-종속(signal-dependent) 디스크 노이즈, 텍스처 스크래치(texture scratch)로 인한 노이즈 등과 같은 다른 노이즈원들이 포함된다. 또한, 클럭 및/또는 인접한 트랙 신호들과 같은 소정 정도의 코히어런트 간섭도 아날로그 리드백 신호(analog readback signal)내에 존재할 수 있다.

NPML 개념은, 사실상, 입력되는 신호에 대한 전달 함수를 그 신호 내에 존재하는 노이즈 및 다른 간섭 성분에 대한 전달 함수와 상이하게 하기 때문에, 예측기가 임의 형태의 전와 유발원(corruptive source)으로 인한 신호 교란(signal disturbance)을 최소화하도록 최적화될 수 있다. 통상의 검출기(PRML 및 EPRML 검출기 등)들은, 검출기 입력부에서의 신호 교란이 가산적이고(additive), 랜덤하며, 상관성이 없고(uncorrelated), 가우스형(gaussian)인 범위 내에서만 최적화된다. 이것은 종종, 실제의 DASD 시스템에 있어서 불량하게 근사될 뿐이며, 따라서, 이상적인 노이즈 모델에 근거하여 선형 예측기를 사용하고/하거나 그 예측기 계수를 계산하면, 이 가정이 잘 맞지 않아 최적의 해답을 얻을 수 없게 된다.

하드 디스크 드라이브에 있어서, AWGN과 이른바 ″디스크 노이즈″는 모두 리드백 신호의 주된 전와 유발원이다. 다음에, 노이즈 통계에 AWGN과 디스크 노이즈를 함께 사용하여 계산된 4 개의 계수들(N=4)을 갖는 선형 노이즈 예측기가 예로서 주어진다. 디스크 노이즈를 단순화한 모델은 이른바 ″천이 지터 모델(transition jitter model)″이며, 이 모델에 있어서, 각각 기입된 명목상의 위치로부터의 천이의 편차는 랜덤한 변수이다. PW50/T=3에서 동작하는 채널에 대해 AWGN만이 있는 경우, PRML 검출기의 입력부에서 얻어진 유효 SNR은 15.4㏈이고 64-상태 NPML 검출기의 입력부에서 얻어진 유효 SNR은 18.9㏈이다. AWGN이 디스크 노이즈와 조합되어 있는 경우(천이 치터), PW50/T=3에서 동작하는 채널에 대하여, PRML 검출기의 입력부에서의 유효 SNR은 12.7㏈이고, 64-상태 NPML 검출기의 입력부에서의 유효 SNR은 15.5㏈이다. NPML 검출기는, 예측기 계수들을 상이한 노이즈 통계에 적용할 수 있으며, 따라서 PRML에 대해 2.8∼3.5㏈의 SNR 마진(margin)을 유지할 수 있음을 아는 것은 흥미롭다. 이 예에서는 NPML을 위해 4-탭 선형 노이즈 예측기를 사용하였지만, 본 명세서에서는 비선형 예측기를 포함한, 모든 가능한 유형의 노이즈 예측기들에 대하여 본 기술 및 그의 이점들을 특허 청구한다.

NPML 검출기들의 바람직한 실시예 :

PRML 시스템 내에 있어서 NPML 검출기의 바람직한 구현예 중 하나를 도 2c에 도시한다. 본 섹션에서는 NPML 검출기(10)의 본 실시예를 더욱 상세히 설명한다. 도 4는 도 2c에 따른 NPML 검출기내의 주요 기능 블럭의 동작을 설명하는 도면이며, 여기에 도시된 메트릭 갱신 유닛(MUU)(68)은 시간 nT에서의 상태 s_k에 관한 것이다. 도 4는 여러 기능 블럭들의 입력부와 출력부들간에 요구되는 시간 관계를 설명한다. 각각의 가설 상태 s_k, k=1,2,…,2^K(여기서 K∈{1,2,…,L} 이고 L은 제어된 ISI 항들의 수, 예컨대 PR4에 대해서는 L=N+2임)마다 별도의 MUU 기능이 제공되어야 한다. 데이터 스루풋 요건을 만족시키기 위해서는 각 상태마다 고성능 DASD에 병렬 MUU 하드웨어가 제공되어야 한다. 그러나, 원칙적으로, 속도에 대한 구속 조건만 만족한다면 하드웨어는 공유될 수도 있다. 또한, 본 명세서에서는 그 전반에 걸쳐, 예컨대 1995년 8월 30일자 공개된 영국 특허 출원 GB-A-2286952에 기술된 바와 같은 레지스터-교환 방법(register-exchange methode)을 사용하여, 도 4에서 예로서 도시한 바와 같은 서바이버 경로 메모리(SPM)(61)를 구현한다.

통상적인 MLSD(비터비) 검출기에 있어서의 브랜치 메트릭(BM) 유닛은 이퀄라이저로부터 직접 획득된 신호 샘플 입력들(도 2c에서 B로 표시함)만을 필요로 한다. 도 4에 도시한 바와 같이, 각각의 BM 유닛(62,63)이, 예측기(41)에 의해 처리된 신호 샘플들(도 2c에서 z_n으로 표시한 신호)뿐 아니라, 이에 부가하여 SPM(61)과 MUU(68) 사이의 피드백 경로내의 FIR 또는 RAM 기반 필터들(64,65)로부터의 입력들(도 4에서 신호 GS_i와 GS_j로 표시함)을 필요로 한다는 것이 K〈L인 NPML 검출기들의 독특한 특징이다. 피드백 필터들(64,65)은 공통의 직렬 입력을 갖지 않고, 매 심벌 간격 T마다 병렬로 로드된다는 것을 주지하자. 각각의 FIR 또는 RAM 기반 필터(64,65)의 입력은 각각의 가설 상태(즉, 도 4에서는 제각기 s_i, s_j)에 대해 SPM(61)내에 저장된 서바이버 경로 히스토리로부터 구해진 가장 최근의 이전 결정들의 세트이다. 도 4에서의 가산 비교 선택(add-compare-select;ACS) 유닛(66)은 브랜치 메트릭들을 각각 상태 메트릭 Ms_i와 Ms_j에 더한 다음, 이 결과들을 비교하여, 생존 메트릭 Ms_k를 선택해서, 갱신 신호 Ss_k를 SPM(61)내의 대응하는 결정 경로에 제공한다. SPM(61)은 최종 결정들을 시간 nT에 대해 dT초만큼 지연하여 출력선(67)에 제공한다. 지연 파라미터 d는 일반적으로, PR 시그널링(PR4와 같이, 스펙트럼 널(spectral null)들을 갖는 PR 시그널링 체계)용으로 설계된 통상적인 MLSD 검출기의 지연 파라미터보다 단축될 수 있다는 것이 본 NPML 검출기의 또 다른 특징이다.

4개의 예측기 계수들(N=4)과 2개의 상태들(K=1)을 사용하는 NPML 검출기

N=4, K=1에 대해, (5)에 근거한 브랜치 메트릭들은,

이 되며, 여기서 신호 샘플은 예측 에러 필터(41)의 출력이다. 데이터 심벌 ″+1″ 및 ″-1″을 각각 이진수 1 및 0과 관련시키면, 상태 정보 a_n-1=+1(-1)은 현재의 상태 s_j=1(0)으로 맵핑되며, 현재의 데이터 심벌 a_n=+1(-1)은 다음의 상태 s_k=1(0)으로 맵핑된다.

로 하면, 다음과 같은 4 개의 브랜치 메트릭들을 얻을 수 있으며,

여기서, z_n은 이퀄라이저(도 2c 참조)와 캐스케이드 형태로 접속된 대응하는 4-탭 예측 에러 필터로부터 획득된 샘플들이다. 다음과 같이 양들을 정의하는 것이 바람직하다.

이는, 필요하다면 파이프라이닝(pipelining)에 의해, 피드백 루프 밖에서 미리 계산될 수 있기 때문이다. 따라서 (10)∼(13)은 다음과 같이 기술될 수 있다.

마지막으로, 상태 1 및 0에 대해 각각 저장된 메트릭 M1_n-1과 M0_n-1을 정의하면, 도 5에 도시한 트레리스를 얻을 수 있다. 메트릭들은 다음과 같이 갱신되며,

도 5에 도시한 트레리스를 하드웨어 기능부로 직접 맵핑하면, 도 6에 도시한 바와 같은 4-탭 예측기(77)를 구비한 2-상태 NPML 검출기를 구현할 수 있다. 여기서는, 적당한 (5 개의) 경로 히스토리 결정들이 로드될 수 있는 RAM-기반 필터 구조들 (71)과 (72)에 의해, 제각기 (8)과 (9)로 정의된 G1_n-1및 G0_n-1을 생성할 것이 제안된다. 도 6에는 또한, 2 개의 비교기(58)들에 의해 입력이 제공되는 2-상태 SPM(70)도 도시되어 있다. 다른 실시예(도시하지 않음)에서는, 도 6에 도시한 SMP(70)과 RAM 기반 필터들(71,71)의 기능들을 결합시켜 G1_n-1과 G0_n-1의 계산 속도 향상을 시도할 수도 있다. 또한, 유닛들(73∼76)에 의해 실현되는 도 6의 제곱화 기능부들은, 최소한의 성능 손실로, 필요한 회로를 간단화하도록 근사될 수 있다. 도 6에서의 결정 신호들 S1과 S0은 메트릭 멀티플렉서(79)들과 SPM(70)내의 경로 갱신을 제어하는 데 사용된다. 선택된 메트릭 M1_n과 M0_n은 각각 레지스터(80)와 레지스터(81)에 저장된다.

구속 조건들, 복잡도, 임계 타이밍 경로들, 메트릭 바운딩과 같은 알고리즘적 문제들에 의존하여, 도 6에 도시한 구현예에 대한 다수의 변형예가 가능하다. 예를 들면, 자동 메트릭 바운딩은, ″An Alternative to metric rescaling in Viterbi decoders″, A.P. Hekstra, IEEE Transactions on Communications, Vol. 37, No. 11, pp. 1220∼1222, November 1989에 기술된 바와 같이, 비교기(58)에 입력을 제공하는 가산기(82∼85)들에서 통상적인 모듈로 기술(modulo technique)을 사용함으로써 달성될 수 있다. 메트릭을 정규화하는 다른 방법은 차 메트릭(difference matric)의 개념을 적용함으로써 구현가능하다.

차 메트릭을 상기와 같이 정의하면, 도 7의 트레리스를 얻을 수 있으며, 여기서, 상태 0에 대한 메트릭은 항상 영 메트릭(zero-valued matric)이 되도록 메트릭들이 갱신된다. 따라서, 차 메트릭은 다음과 같이 갱신된다.

여기서, 도 7의 트레리스의 교차 연결, 즉 차 메트릭이 D_n= λ(0,1)-[D_n-1+λ(1,0)]로 되는 것은 가능하지 않다는 것을 알 수 있다. 따라서, (25)에서 4 개의 포텐셜 값들 중 3 개만 고려하면 된다. 도 7의 트레리스에 내포된 알고리즘을 하드웨어로 맵핑하는 한 가지 방법이 도 8에 도시되어 있는데, 여기서 비교기들에 대한 문턱값(threshold)은 레지스터(80)에 저장된 차 메트릭 D_n-1에 의해 제공된다. 이외에는, 도 8은 도 6과 유사하다. 차 메트릭 접근법은 메트릭을 정규화하기 위해 2s-보수 연산(2s-complement arithmetic)에 의존하는 통상적인 모듈로 기술을 사용하는 것이 불가능하거나 용이하지 않을 경우에 유용하다.

2 개의 예측기 계수들(N=2)과 4 개의 상태(k=2)들을 사용하는 NPML 검출기 :

N=2이고, K=2, 즉 상태가 2^k=4 개인 경우, (5)에 근거한 브랜치 메트릭은 다음과 같다.

여기서, 신호 샘플 z_n= y_n-y_n-1p₁-y_n-2p₂은 2-탭 예측 에러 필터의 출력이다. 다시 데이터 심벌들 ″+1″ 및 ″-1″을 제각기 이진수 1 및 0과 관련시키면, 상태 정보 (a_n-2,a_n-1) = (-1,-1), (-1,+1), (+1,-1), (+1,+1)가 제각기 현재의 상태 s_j= 0, 1, 2, 3으로 맵핑된다. 마찬가지로, 다음 상태 정보 (a_n-1,a_n) = (-1,-1), (-1,+1), (+1,-1), (+1,+1)는 제각기 현재의 상태 s_k= 0, 1, 2, 3으로 맵핑된다.

으로 하면, 다음과 같은 8 개의 브랜치 메트릭을 얻게 된다.

여기서, z_N은 이퀄라이저와 캐스케이드 형태로 접속된 대응하는 2-탭 예측기 필터로부터 구한 샘플들이다(도 2c 참조). 다음과 같이 양들을 정의한다,

이렇게 해 두면, 필요한 경우 병렬 처리에 의해, 피드백 루프 밖에서 미리 계산될 수도 있기 때문에 유용하다. 따라서 (31)∼(38)은 다음과 같이 기술될 수 있다.

마지막으로, 현재의 상태들 s_j= 0, 1, 2, 3 각각에 대해 저장된(현재의) 메트릭들을 정의하면, 도 9에 도시한 트레리스를 얻게 된다. 다음 상태들 s_k= 0, 1, 2, 3에 대한 4 개의 메트릭들은,

에 따라 갱신되며, 여기서 s_j와 s_i는 가능한 현재 상태들이다. 도 9에 도시한 트레리스들을 하드웨어 기능부들로 직접 맵핑하면, 도 10a, 10b, 10c에 도시한 구성으로 된다. (27)∼(30)에 의해 각각 정의된 G0_n-1, G1_n-1, G2_n-1, G3_n-1항들은, 선정된 채널의 동작점에 의존하여, 소정의 계수 g₁, g₂에 대해 적당한 값들을 저장하는 랜덤 액세스 메모리(131∼134)(RAM)에 의하여 생성될 수 있다. 즉, RAM(131∼134)들은 4 개의 서로 다른 값들(실제로는 서로 다른 2 개의 값과, 이 값들에 마이너스 부호를 붙인 2 개의 값들)만을 유지할 필요가 있다. 4-상태 SPM(135)은 고속 구현의 경우에 있어서의 레지스터-교환 구조이다. (31)∼(38)의 제곱화 기능부들은 성능 손실을 최소로 하면서 필요한 회로 소자를 간단화하도록 근사될 수 있다. 4 개의 결정 신호들 (S0,S1,S2,S3)은 메트릭 멀티플렉서들과 SPM(135)내의 경로 갱신을 제어하는 데 필요하다. 비교기에 입력을 제공하는 가산기들(136∼143)에 통상적인 모듈로-2 기술을 사용함으로써 자동적인 메트릭 제한(automatic metric bounding)이 달성된다.

4 개의 예측기 계수들(N=4)과 4 개의 상태들(K=2)을 사용하는 NPML 검출기 :

N=4이고, K=2, 즉 상태가 2^k=4 개인 경우, (5)에 근거한 브랜치 메트릭은 다음과 같이 된다.

여기서, 신호 샘플은 예측 에러 필터의 출력이다. 다시 데이터 심벌들 ″+1″ 및 ″-1″을 제각기 이진수 1 및 0과 관련시키면, 상태 정보 (a_n-2,a_n-1) = (-1,-1), (-1,+1), (+1,-1), (+1,+1)는 제각기 현재의 상태 s_j= 0, 1, 2, 3으로 맵핑된다. 마찬가지로, 다음 상태 정보 (a_n-1,a_n) = (-1,-1), (-1,+1), (+1,-1), (+1,+1)는 제각기 다음 상태 s_k= 0, 1, 2, 3으로 맵핑된다.

으로 하면, 다음과 같은 8 개의 브랜치 메트릭들을 얻게 된다.

여기서, z_N은 이퀄라이저와 캐스케이드 형태로 접속된 대응하는 4-탭 예측 에러 필터로부터 구한 샘플들이다(도 2c 참조). 다음과 같이 양들을 정의한다.

이렇게 하면, 필요한 경우 병렬 처리에 의해, 피드백 루프 밖에서 수행될 수도 있기 때문에 유용하다. 따라서, (61)∼(68)은 다음과 같이 기술될 수 있다.

에 따라 갱신되며, 여기서 s_j와 s_i는 가능한 현재 상태들이다. 도 9에 도시한 트레리스들을 하드웨어 기능부들로 직접 맵핑하면, 도 11a, 11b, 11c에 도시한 구성으로 된다. 도 10a, 10b, 10c와 비교하여 유사점과 상이점을 각각 주지하자. (57)∼(60)에 의해 각각 정의된 G0_n-1, G1_n-1, G2_n-1, G3_n-1은, 선정된 채널의 동작점에 의존하여, 적당한 값들이 로드될 수 있는 RAM 구조에 의하여 생성될 수 있다. 즉, 4-상태 SPM도 역시 레지스터-교환 구조로 될 수 있다. (61)∼(68)의 제곱화 기능부들은 성능 손실을 최소로 하면서 필요한 회로 소자를 간단화하도록 근사될 수 있다. 4 개의 결정 신호들 S0, S1, S2, S3은 메트릭 멀티플렉서들과 SPM(135)내의 경로 갱신을 제어하는 데 필요하다.

구속 조건들, 복잡도, 임계 타이밍 경로들, 메트릭 바운딩과 같은 알고리즘적 문제들에 의존하여, 4-탭 노이즈 예측기를 구비한 4-상태 NPML 검출기의 구현예에 대한 다수의 변형예가 가능하다. 예를 들면, 비교기에 입력을 제공하는 가산기들에서 통상적인 모듈로 기술을 사용함으로써 자동적인 메트릭 제한이 달성될 수 있다. 메트릭을 정규화하는 다른 방법으로서, 앞서 도입된 차 메트릭 기법을, 예컨대 상태 0에 대해 저장된 메트릭은 항상 영 메트릭이 되도록 메트릭들이 갱신함으로써, 4-상태 NPML 검출기로 확장할 수 있다. 브랜치 메트릭들 λ(s_j,s_k)의 값을 구하는 데 포함된 제곱화 기능부들의 직접 확장에 의해 (4-상태) NPML 검출기들을 구현하는 또 다른 변형예가 얻어질 수 있다.

단일 탭 예측기(N=1)와 8 개의 상태들(K=N+2=3)을 사용하는 NPML 검출기 :

앞에서, 한 개의 탭 예측기를 사용하는 8-상태 NPML 검출기(즉, N=1이고, K=N+2=3으로서 상태는 2^k=8 개임)가 DASD 어플리케이션에 특히 실용적인 NPML 검출기들 중 하나라는 것을 지적한 바 있다. 이 경우에는, 이전 결정들에 근거한 피드백이 존재하지 않는다. 즉, 검출기는 노이즈 예측에 대한 (가설) 상태 정보만을 사용하며, 도 4에 도시한 바와 같은, FIR 또는 RAM-기반 필터들(64, 65)을 경유하는 피드백 루프들은 존재하지 않는다. N=1이고 k=3인 경우, (5)에 근거하여 다음과 같은 16 개의 브랜치 메트릭들을 얻을 수 있다.

여기서 신호 샘플은이다. (86)에서 g₁=p₁, g₂=1, g₃=-p₁이므로,

로 되며, 여기서 (a_n-3,a_n-2,a_n-1)은 가설 상태 s_j를 나타내고, a_n은 가설 전송 심벌이며, (a_n-2,a_n-1,a_n)은 이로부터 산출되는 다음 상태 s_k를 나타낸다. 이 상황에서는, (87)의 우측부의 제곱을 계산하여, 상태-비종속(state-independent) 항들을 모두 드롭(drop)하고, 나머지 항들을 기준화(scale)하는 것이 유리하다. 이렇게 하여, 다음과 같은 등가의 브랜치 메트릭을 얻을 수 있다.

이제 상태 정보를 대응하는 상태 수로 맵핑하는 데 있어, 전술한 것과 좀 다른 규칙을 사용한다. 즉, s_j= (a_n-3,a_n-2,a_n-1) = (-1,-1,-1)은 상태 0으로 맵핑하고, s_j= (a_n-3,a_n-2,a_n-1) = (+1,-1,-1)은 상태 1로 맵핑하며, …, s_j= (a_n-3,a_n-2,a_n-1) = (+1,+1,+1)은 상태 7로 맵핑한다. 다음에, 상태-비종속 항 (1+p_i ²)을 (88)로 표현한 16 개의 브랜치 메트릭 모두에 가산한 다음, 2로 나누면, 다음과 같은 등가의 브랜치 메트릭들을 얻을 수 있다.

여기서, α, β, z_n은 다음과 같다.

상태 s_j= 0, 1, …, 7 들에 대해 저장된 메트릭들을 정의하면, 도 12에 도시한 트레리스를 얻게 된다. 다음 상태 s_k= 0, 1, …, 7에 대한 8 개의 메트릭들 Ms_kn은 다음에 따라 갱신된다.

여기서, s_j, s_i는 도 12의 트레리스에 따른, 시간 n-1에서의 상태이다. 후자는, 원칙적으로, 하드웨어 구조로 직접 맵핑될 수 있다.

도 12의 트레리스는 1995년 8월 30 일자로 공개된 영국 특허 출원 GB-A-2286952에 기술된 것과 유사한 변환 기법을 사용함으로써 더욱 간단화될 수 있다. 도 13에 이 결과물인 변환된 트레리스가 도시되는데, 여기서 16 개의 브랜치 메트릭들 중 12 개가 영 메트릭이며, 나머지 4 개는 2p₁또는 -2p₁의 값을 갖는다. 필터링된 샘플들을 정의하면 다음과 같다.

여기서, y_n= a_n-a_n-2+노이즈 는 PR4-등화된, 노이즈 샘플이며, 도 13의 트레리스에 도시된 Z_n, Q_n은 다음과 같이 표현될 수 있다.

이 값들은 메트릭 피드백 루프의 일부가 아니므로, 필요하다면, 병렬 처리 회로에 의해 수행될 수 있다. 도 13의 트레리스를 하드웨어 구조로 직접 맵핑하면, 도 14에 도시한 구성으로 된다. 즉, 8 개의 결정 신호들 S0∼S7이 다시 8-상태 SPM(레지스터-교환)(구체적으로 도시하지 않음)의 동작을 제어한다. SPM은 역 프리코더를 거쳐 최종 결정들을 전달한다.

도 12∼14에 도시한 NPML 체계의 특징은 임의의 값의 노이즈 예측기 계수 P₁에 대해 검출 기능을 수행할 수 있다는 것이다. 따라서, 최선의 예측기 계수(채널 동작점에 의존함)들로 하드웨어를 프로그래밍함으로써, 단일 탭 예측기의 구속 조건 하에서 최적의 결정을 얻게 된다. 구체적으로, P₁=0으로 설정하면, 이 체계는 PR4 신호들에 대한 검출을 수행한다. 즉, 이 하드웨어는 PRML 검출기로서 동작한다. 반면에, P₁=-1로 설정하면, 이 체계는 EPR4 신호들에 대한 검출을 수행한다. 즉, 이 하드웨어는 EPRML 검출기로서 동작한다. SPM의 최대 필요 길이, 또는 등가적으로, 최종 결정에 대한 최대 결정 지연은, 가장 민감한 체계(예컨대, EPRML)를 위한 성능이 유지될 수 있도록 선정된다.

구현을 위해서는, 편리한 상태-비종속 항을 (101)로 정의된 Z_n에 가산함으로써, 즉 Z_n→Z_n'=Y_n으로 변경함으로써, 융통성있는 8-상태, 단일-탭 예측기 NPML 체계를 개략적으로 설명하는 알고리즘을 수정하는 것이 유리할 수 있다. EPRML의 성능은, 채널이 DC-프리(제로 주파수에서의 스펙트럼 널(spectral null))이기 때문에, 그러한 측정에 영향을 받지 않는다는 것이, 1995년 8월 30 일자로 공개된 영국 특허 출원 GB-A-2286952에 드러나 있다. 이것은 NPML 검출기로도 확장된다. 따라서, Z_n와 Q_n을 각각 Z_n→ Z'_n= Y_n, Q_n→ Q'_n= -Y_n+2(1+p₁ ²) = -Z'_n+2(1+p₁ ²) 으로 수정함으로써, 도 14의 체계와 다른 체계를 얻을 수 있다. 이론적으로, 조건 Z_n+Q_n= Z'_n+Q'_n= 2(1+p₁ ²)이 항상 만족되어야 한다는 것을 주지하자. 그러나, 1995년 8월 30일자로 공개된 영국 특허 출원 GB-A-2286952에 기술된 바에 의하면, 실제로는, 이 조건을 Z_n+Q_n=Z'_n+Q'_n=2(1+p₁ ²)-γ(이때, γ는 작은 양의 상수로서, 실례를 들자면 γ=0.25일 수 있음)로 수정하는 것이 유리할 수 있다.

다른 구현예 및 변형예 :

본 섹션에서는 본 발명에 따른 NPML 검출기들에 대해 가능한 다수의 구현예들을 더 기술한다. 앞서 제안된 검출기들의 몇 가지 다른 형태 및 그의 단순화를 다소 상세히 기술할 것이다.

2-상태, 4-탭 프리디코더 NPML :

로 하면, 다음과 같은 4 개의 등가의 브랜치 메트릭들을 얻을 수 있다.

여기서, z_n은 이퀄라이저와 캐스케이드 형태로 접속된 대응하는 4-탭 예측 에러 필터로부터 획득된 샘플들이다(도 2c 참조). 다음과 같이 양들을 정의하면,

(105)∼(108)은 제각기 다음과 같이 기술될 수 있다.

도 6의 기능부들을 구현하는 다른 형태를 도 15에 도시한다. 여기서는, (103) 및 (104)에 의해 제각기 정의된 G1'_n-1과 G0'_n-1을 랜덤 액세스 메모리 테이블 룩업에 의해 생성하도록 제안한다. 여기서, RAM들(121,122)은 선정된 채널 동작점에 의존하는 적절한 값들(각각의 RAM에 대해 32)이 로드될 수 있다. SPM(123)은, 도 15에 표시한 바와 같이, RAM들(121,122) 각각에 대해 5 개의 어드레스 비트들 a_n-2(1), …, a_n-6(1)을 제공한다.

차 메트릭 접근법(도 8)에 대한 브랜치 메트릭들의 계산이 유사한 방식으로 수정될 수 있다. 이 경우는, 더 간단하게 할 수 있다. 예컨대, 미리 계산되어야 하는 차 메트릭 메트릭들 D_n= λ(0,1)-λ(0,0) = -4(z_n+G0'_n-1) 및 D_n= λ(1,1)-λ(1,0) = -4(z_n+G1'_n-1)은 신호 샘플 z_n및 RAM들에 의해 생성된 각각의 양들로 이루어진 신호 표현식을 갖는다.

N = 2 또는 4인 4-상태, N-탭 예측기 NPML(대체예 1) :

으로 하면, 다음과 같은 8 개의 등가의 브랜치 메트릭을 얻게 된다.

여기서, z_N은 이퀄라이저와 캐스케이드 형태로 접속된 대응하는 N-탭 예측 에러 필터로부터 구한 샘플들이다(도 2c 참조). Z1_n= z_n-1 및 Z0 = z_n+1로 정의하면, (119)∼(126)을 다음과 같이 기술할 수 있다.

따라서, 다시 도 9에 도시한 트레리스를 얻게 된다. 이 트레리스를 (앞서 정의한 새로운 변수들을 사용하여) 하드웨어 기능부들로 직접 맵핑하면, 도 16a, 16b, 16c에 도시한 구조로 된다. (115)∼(118)에 의해 제각기 정의된 G0'_n-1, G1'_n-1, G2'_n-1, G3'_n-1은 다시, 선정된 채널의 동작점에 의존하여 적절한 값들이 로드될 수 있는 RAM(151∼154)에 의해 생성될 수 있다. 즉, 4-상태 SPM(155)(이 경우에도, 레지스터-교환 구조라고 가정함)은 4 개의 RAM들(상태 당 하나) 각각에 N 개의 어드레스 비트들을 제공한다. 또한, 이와 동등하게, 이 4 개의 RAM들(151∼154)을 다수의 입력 및 출력부를 구비한 한 개의 RAM 구조로 조합할 수 있다. 비교기에 입력을 제공하는 가산기에서 통상적인 모듈로-2 기술을 사용함으로써 자동적인 메트릭 제한이 달성된다.

아날로그 VLSI 기술에 의해 구현된 NPML 검출기들 :

NPML 검출기들의 범위에 포함된 임의의 검출기를 디지털이나 아날로그 또는 혼합 디지털/아날로그 VLSI 회로 기술로 구현할 수 있다. 아날로그 기술로 구현하는 것은 높은 데이터 속도 및/또는 저전력 어플리케이션에 있어서 특히 주의를 끈다. PRML의 예가 ″Analog Implementation of Class-Ⅳ Partial-Response Viterbi Detector″, A.H. Shakiba et al., Proc. ISCAS'94, 1994에 기술되어 있다. 유사한 방법이 NPML 검출기에 적용될 수 있다.

SPM 길이가 단축된 NPML 검출기 :

앞서 지적한 바와 같이, NPML 검출기들은 일반적으로 의사-불연속 에러 전파성을 보이지 않는다. 성능을 희생시키는 일없이 비터비 검출기내의 경로 메모리의 길이를 줄임으로써, 하드웨어를 절약하고, 디코딩 지연을 단축일 수 있도록, 이 성질을 개발할 수 있다. 한편, 이렇게 하드웨어를 절약함으로써, SPM의 길이에 관련된 코드 구속 조건들이 완화되기 때문에, 상보적으로, 8/9보다 높은 비율의 실행-길이 한정(RLL) 코드를 사용함으로써 기록 밀도가 부가적으로 증가될 수 있다.

N=2 또는 4인 경우의 4-상태, N-탭 예측기 NPML(대체예 2) :

(119)∼(126)을,

등으로 하면, 8 개의 브랜치 메트릭들을 다음과 같이 기술할 수 있다.

본 예는 17a, 17b, 17c에 도시한 구현예와 같이 되며, 여기서, 제곱화 기능부는 ″Deign of a New Squaring Function for the Viterbi Algorithm″, IEEE Journal of Solid State Circuits, Vol. 29, No. 9, September 1994, pp 1102∼1107에서 에이 에쉬라기(A. Eshraghi) 등에 의해 기술된 바와 같이 근사될 수 있다.

Claims

길이(a length)를 갖는 예측기(a predictor)를 포함하는 예측 에러 필터(a prediction error filter)와,

상기 예측 에러 필터에 접속되고, 다수의 상태(states)를 갖는 시퀀스 검출기(a sequence detector)와,

상기 시퀀스 검출기에 접속되고, 상기 예측기의 길이, 상기 시퀀스 검출기의 상태 수, 일반화된 부분 응답 성형 다항식(a generalized partial response shaping polynomial)의 길이의 함수인 길이를 갖는 피드백 필터(a feedback filter)

를 포함하는 검출기.
제 1 항에 있어서,

상기 예측기는 길이가 N이고,

상기 시퀀스 검출기는 2^K개의 상태를 갖고,

상기 피드백 필터는 길이가 N+P-K이되, P는 일반화된 부분 응답 성형 다항식의 길이이고, 0 ≤K ≤N+P인 검출기.
제 2 항에 있어서,

상기 피드백 필터는 각 상태에 대해 길이가 N+P-K이고, 상기 시퀀스 검출기는 최대 근사 시퀀스 검출기(a maximum likelihood sequence detector)를 포함하는 검출기.
제 1 항에 있어서,

상기 피드백 필터는 경로 히스토리 판단(path history decisions)을 이용하는 검출기.
제 1 항에 있어서,

상기 일반화된 부분 응답 성형 다항식은 부분 응답 클래스 4(partial response class IV)인 검출기.
제 1 항에 있어서,

상기 피드백 필터는 유한 임펄스 응답 필터(a finite impulse response filter) 또는 RAM을 포함하는 검출기.
제 1 항에 있어서,

상기 피드백 필터는 RAM을 포함하고, 상기 시퀀스 검출기는 상기 RAM의 내용(contents)을 적절하게 변경(alter)하는 수단을 포함하는 검출기.
제 1 항에 있어서,

상기 예측 에러 필터는 신호의 노이즈 성분을 백색화하는 검출기.
제 1 항에 있어서,

상기 시퀀스 검출기는 경로 히스토리 판단을 저장하는 서바이버 경로 메모리(a survivor path memory)를 더 포함하는 검출기.
제 9 항에 있어서,

상기 피드백 필터는 사전계산된 소거 항(precomputed cancellation terms)을 이용하고, 상기 경로 히스토리 판단을 어드레스로서 적용함으로써 상기 소거 항을 인출하는 검출기.
제 1 항에 있어서,

상기 예측 오차 필터는 일반화된 부분 응답 신호 성분을 갖는 수신 신호 샘플(a received signal sample)의 노이즈 성분을 백색화하고, 심벌간 간섭 성분을 부가하며,

상기 시퀀스 검출기는 경로 히스토리 판단을 저장하는 서바이버 경로 수단(a survivor path means)을 더 포함하고,

상기 피드백 필터는 상기 경로 히스토리 판단을 어드레스로서 적용함으로써 사전계산된 심벌간 간섭 소거 항을 이용하여 심벌간 간섭 성분의 일부를 소거하는 검출기.
제 1 항에 있어서,

상기 시퀀스 검출기의 출력 신호는 역 프리코더(an inverse precoder)로 접속되는 검출기.
제 1 항에 있어서,

상기 예측 에러 필터의 전달 특성을 적절하게 세팅하는 수단을 더 포함하는 검출기.
제 1 항에 있어서,

상기 시퀀스 검출기는 무기억 검출기(a memoryless detector)를 포함하는 검출기.
제 14 항에 있어서,

상기 무기억 검출기는 명목 기대값(a nominal expected value)을 결정하고,

상기 명목 기대값으로부터 신호 샘플 값을 감산함으로써 다수의 신호 샘플 내의 노이즈 기여를 추정하는 수단과,

상기 예측 노이즈 기여를 이용하여 현재 신호 샘플의 노이즈 기여를 예측하는 수단과,

상기 현재 신호 샘플의 예측 노이즈 기여를 수정하는 수단과,

상기 수정 수단의 출력을 부분 응답 최대 근사 검출기로 공급(feed)하는 수단

을 더 포함하는 검출기.
부호화된 데이터 시퀀스를 판독하는 수단과,

제 1 항 내지 제 11 항 중 어느 한 항에 따른 검출기를 포함하는 디코더

를 포함하는 데이터 저장 장치.
노이즈 성분을 포함하는 신호를 수신하는 단계와,

길이를 갖는 예측 에러 필터를 이용하여 상기 신호 샘플을 필터링하되, 상기 필터링된 신호는 심벌간 간섭 성분을 포함하는 단계와,

다수의 상태를 갖는 시퀀스 검출기를 이용하고, 또한 상기 시퀀스 검출기에 접속되며 상기 검출기 길이, 상기 시퀀스 검출기의 상태 수, 일반화된 부분 응답 성형 다항식의 길이의 함수인 길이를 갖는 피드백 필터를 이용하여, 심벌을 결정하는 결정 단계

를 포함하는 심벌 검출 방법.
제 17 항에 있어서,

상기 예측 에러 필터 길이는 N이고,

상기 시퀀스 검출기는 2^K개의 상태를 갖고,

상기 피드백 필터의 길이는 N+P-K이되, P는 일반화된 부분 응답 성형 다항식의 길이이며, 0 ≤K ≤N+P인 심벌 검출 방법.
제 17 항에 있어서,

사전결정된 심벌간 간섭 소거 항을 이용하여 상기 필터링된 신호로부터 상기 심벌간 간섭 성분의 일부를 소거하는 단계를 더 포함하는 심벌 검출 방법.
제 17 항에 있어서,

상기 수신 신호 샘플의 상기 노이즈 성분은 백색화에 의해 필터링되는 심벌 검출 방법.
제 18 항에 있어서,

상기 신호 샘플은 노이즈 성분에 의해 전와(corrupt)된 부분 응답 신호 성분을 포함하고,

상기 결정 단계는 2^K-상태 비터비 알고리즘(Viterbi algorithm)에 기초하여 브랜치 메트릭 계산(a branch metric computation)을 수행하여 상기 신호 샘플에 대응하는 최대 근사 시퀀스를 결정하는 단계를 더 포함하는 심벌 검출 방법.
제 17 항에 있어서,

상기 시퀀스 검출기로부터의 경로 히스토리 판단을 메모리에 저장하는 단계와,

상기 경로 히스토리 판단을 저장 위치에 대한 어드레스로서 이용하여 사전계산된 심벌간 간섭 소거 항을 인출하는 단계와,

상기 심벌간 간섭 소거 항을 이용하여 상기 신호 샘플 내의 심벌간 간섭 성분을 소거하는 단계

를 더 포함하는 심벌 검출 방법.
제 17 항에 있어서,

명목 기대값(a nominal expected value)에서 신호 샘플 값을 감산함으로써 다수의 이전 디지털 신호 샘플 내의 노이즈 기여(a noise contribution)를 추정하되, 상기 명목 기대값은 무기억 검출에 의해 검출되는 단계와,

상기 다수의 이전 디지털 신호 샘플 내의 노이즈 기여를 이용하여 상기 신호 샘플의 노이즈 기여를 예측하는 단계와,

상기 신호 샘플로부터 상기 예측 노이즈 기여(the predicted noise contribution)를 감산하는 단계

를 더 포함하는 심벌 검출 방법.