KR100286449B1 - 출력 트랜지스터 보호회로 - Google Patents

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Abstract

본 발명은 과전류를 제한하여 출력 트랜지스터를 안정적으로 보호하는 출력 트랜지스터 보호회로에 관한 것이다.
본 발명에 따른 출력 트랜지스터 보호회로는, 공통 전압원에 병렬로 접속되어 정전류를 공급하는 정전류 공급수단과, 공통 전압원 및 전류원에 접속되어 상기 전류원에서 인가되는 전류량에 대응하여 소정량의 전류를 출력하는 출력 트랜지스터와, 출력 트랜지스터, 상기 정전류 공급수단에 접속되어 상기 출력트랜지스터의 출력전류를 제한하는 전류 제한소자와, 전류원 및 상기 출력 트랜지스터에 접속되어 상기 전류 제한소자에 인가되는 전압상태에 따라 과전류의 경로를 절환하는 과전류 절환부를 구비한다.
이에 따라, 본 발명의 출력 트랜지스터 보호회로는 출력전류의 온도에 대한 변화율을 줄이게 됨과 아울러, 제조공정의 수율이 증가하게 된다.

Description

출력 트랜지스터 보호회로 (Circuit of Protection for Output Transistor)
본 발명은 집적회로에 관한 것으로, 특히 과전류를 제한하여 출력 트랜지스터를 안정적으로 보호하는 출력 트랜지스터 보호회로에 관한 것이다.
통상적으로, 산업용 센서(Sensor)의 신호 처리용으로 사용되는 출력 트랜지스터(Transistor; 이하 "TR"라 함)에 정격이상의 과전류가 흐를 경우 파괴.열화되어 정상적인 동작을 기대하기 어려워진다. 이를 방지하기 위해 출력 TR에 과전류를 제한하여 출력 TR을 보호하기 위한 출력 TR 보호회로가 요구된다.
도 1을 참조하면, 종래 기술에 따른 출력TR 보호회로는, 공통 전압원(VCC)과 제11 노드 사이에 접속된 저항(RL)과, 제11 노드에 접속된 제2 트랜지스터(Q2)의 컬렉터와, 제13 노드에 접속된 제2 트랜지스터(Q2)의 이미터와, 제12 노드에 접속된 제2 트랜지스터(Q2)의 베이스와, 제12 노드에 접속된 전류원(IS)과, 제12 노드에 접속된 제1 트랜지스터(Q1)의 컬렉터와, 제13 노드에 접속된 제1 트랜지스터(Q1)의 베이스와, 기저전압원(GND)에 접속된 제1 트랜지스터(Q1)의 이미터와, 제13 노드와 기저전압원 사이에 접속된 제1 저항(R1)을 구비한다. 전류원(IS)에서 공급되는 전류(Iin)가 제12 노드를 경유하여 제2 트랜지스터(Q2)의 베이스에 인가되면 공통 전압원의 전압이 저항(RL)에 인가되어 형성된 전류(I2)가 제2 트랜지스터(Q2)의 컬렉터에 흐르게 된다. 상기 전류(I2)는 저항값(RL)이 작을수록 증가되며, 제1 저항에 인가되어 소정전압(즉, 0.7V)이상이 되면, 제1 트랜지스터(Q1)는 턴-온(Turn-On)되어 전류원(IS)의 전류는 제1 트랜지스터(Q1)에 의해 형성된 경로로 흐르게 되며, 제2 트랜지스터(Q2)의 베이스에 흐르는 전류는 상대적으로 작게되어 제2 트랜지스터(Q2)의 컬렉터로 흐르는 전류량도 이에 대응하여 감소하게 된다. 이로인해, 제2 트랜지스터(Q2)에 흐르는 전류량을 제한하게 된다. 또한, 전류(I2)가 감소하면 제1 저항에 인가되는 전압이 감소하여 제1 트랜지스터(Q1)는 턴-오프(Turn-Off) 되어 전류원의 전류는 제2 트랜지스터(Q2)의 베이스에 인가되어 제2 트랜지스터(Q2)의 컬렉터로 흐르는 전류(I2)는 증가하게 된다. 이와같이, 과전류 유입시 제1 트랜지스터(Q1)가 턴-온 되어 과전류의 바이패스(By-Pass) 경로를 형성하여 제2 트랜지스터(Q2)로 흐르는 전류를 제한하게 되며, 과전류가 흐른후에 전류원(IS)의 전류는 제2 트랜지스터(Q2)에 인가되어 전류(I2)는 일정한 범위에서 흐르게 되어 제2 트랜지스터를 보호하게 된다.
그러나, 상기 출력 TR 보호회로는 출력전류의 제한범위를 170mA로 하기위해 제한 저항을 제1 저항(즉, 이미터 저항)만을 사용하며, 이 저항값이 3.5 Ω으로 매우작아 제조공정상 수율이 저하됨과 아울러, 제1 저항의 온도계수의 변화에 따른 출력 제한전류의 변화가 크게 되는 문제점이 도출되고 있다.
따라서, 본 발명의 목적은 과전류를 제한하여 출력 트랜지스터를 안정적으로 보호하는 출력 트랜지스터 보호회로를 제공 하는데 있다.
도 1은 종래기술에 따른 출력 트랜지스터 보호회로를 되시한 도면.
도 2는 본 발명에 따른 출력 트랜지스터 보호회로를 도시한 도면.
〈 도면의 주요 부분에 대한 부호의 설명 〉
2 : 정전류 공급부 4 : 과전류 절환부
6 : 전류제한 소자 8 : 출력 트랜지스터부
Q1 내지 Q6 : 제1 내지 제6 트랜지스터
R1 내지 R6 : 제1 내지 제6 저항
IS1내지 IS2: 제1 내지 제2 전류원
상기 목적을 달성하기 위하여 본 발명에 따른 출력 TR 보호회로는, 공통 전압원에 병렬로 접속되어 정전류를 공급하는 정전류 공급수단과, 공통 전압원 및 전류원에 접속되어 상기 전류원에서 인가되는 전류량에 대응하여 소정량의 전류를 출력하는 출력 트랜지스터와, 출력 트랜지스터, 상기 정전류 공급수단에 접속되어 상기 출력트랜지스터의 출력전류를 제한하는 전류 제한소자와, 전류원 및 상기 출력 트랜지스터에 접속되어 상기 전류 제한소자에 인가되는 전압상태에 따라 과전류의 경로를 절환하는 과전류 절환부를 구비한다.
상기 목적외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 2를 참조하여 본 발명의 바람직한 실시예에 대하여 설명 하기로 한다.
도 2를 참조하면, 본 발명에 따른 출력 TR 보호회로는, 공통 전압원(VCC)에 병렬로 접속되어 정전류를 공급하는 정전류 공급부(2)와, 상기 공통 전압원(VCC) 및 전류원(IS2)에 접속되어 상기 전류원(IS2)에서 인가되는 전류량에 대응하여 소정량의 전류를 출력하는 출력 트랜지스터(8)와, 상기 출력 트랜지스터(8), 상기 정전류 공급수단(2)에 접속되어 상기 출력트랜지스터(8)의 출력전류(Iout)를 제한하는 전류 제한소자(6)와, 상기 전류원(IS2) 및 상기 출력 트랜지스터(8)에 접속되어 상기 전류 제한소자(6)에 인가되는 전압상태에 따라 과전류의 경로를 절환하는 과전류 절환부(4)를 구비한다. 각부분의 구성 및 동작에 대해서 살펴보면, 정전류 공급부는 제21 노드에 접속된 공통 전압원(VCC)과, 제21 노드에 접속된 제5 트랜지스터(Q5)의 컬렉터와, 제23 노드에 접속된 제5 트랜지스터(Q5)의 이미터와, 제22 노드에 접속된 제5 트랜지스터(Q5)의 베이스와, 제21 노드와 제22 노드 사이에 접속된 제1 전류원(IS1)과, 제22 노드에 접속된 제6 트랜지스터(Q6)의 컬렉터와, 제23 노드에 접속된 제6 트랜지스터(Q6)의 베이스와, 제24 노드에 접속된 제6 트랜지스터(Q6)의 이미터와, 제23 노드와 제24 노드 사이에 접속된 제2 저항(R2)을 구비한다. 정전류 공급부(2)의 동작에 대해서 설명하면, 초기과도 응답상태에서 제1 전류원(IS1)에서 공급되는 전류는 제5 트랜지스터(Q5)의 베이스에 인가되어 제5 트랜지스터(Q5)의 컬렉터에는 공통전압원(VCC)에서 인가된 전류가 흐르게 된다. 이때, 제2 저항(R2)에 인가되는 전압이 소정전압(즉, 0.7V) 이상이 되면, 제6 트랜지스터(Q6)는 턴-온(Turn On)되어 제1 전류원(IS1)의 전류는 제6 트랜지스터(Q6)에 의해 형성된 경로로 흐르게 된다. 또한, 제5 트랜지스터(Q5)의 컬렉터 전류가 미소량 감소하게 되므로 제2 저항(R2)에 인가되는 전압도 소정량 감소하게 된다. 이때, 제1 전류원(IS1)의 전류중 미소량은 제5 트랜지스터(Q5)의 베이스로 흐르고 나머지 전류는 제6 트랜지스터(Q6)의 컬렉터로 흐르게 되어 정전류 공급부(2)는 정상상태에 도달하게 된다. 이때, 출력되는 정전류(I3)는 수학식 1과 같다.
여기에서, VBE는 제6 트랜지스터의 베이스-이미터간의 전압을 의미한다. 이로인해, 정전류 공급부(2)는 부하에 관계없이 일정한 전류(I3)를 공급하게 된다.
이때, 정전류(I3)에 의해 제3 및 제4 저항(R3,R4)에 인가되는 전압(V3)은 수학식 2에 나타나 있다.
한편, 출력 트랜지스터(4)는, 제21 노드에 접속된 저항(RL)과, 저항(RL)에 접속된 제4 트랜지스터의 컬렉터와, 제25 노드에 접속된 제4 트랜지스터(Q4)의 이미터와, 제27 노드에 접속된 제4 트랜지스터(Q4)의 베이스와, 제27 노드와 기저전압원(GND) 사이에 접속된 제2 전류원(IS2)을 구비한다. 제2 전류원(IS2)에서 자신의(Q4) 베이스에 인가되는 전류량에 대응하여 소정의 전류를 출력하게 된다.
또한, 과전류 절환부 및 전류 제한소자는, 제26 노드에 접속된 제3 트랜지스터의 베이스와, 제27 노드에 접속된 제3 트랜지스터(Q3)의 컬렉터와, 기저전압원(GND)에 접속된 제3 트랜지스터(Q3)의 이미터와, 제24 노드와 제26 노드 사이에 접속된 제5 저항(R5)과, 제26 노드와 기저전압원(GND) 사이에 접속된 제6 저항(R6)과, 제24 노드와 제25 노드 사이에 접속된 제3 저항(R3)과, 제25 노드와 기저전압원(GND) 사이에 접속된 제4 저항을 구비한다. 상기 출력 트랜지스터(8), 과전류 절환부(4) 및 전류 제한소자(6)의 동작에 대해서 설명하면, 제2 전류원(IS2)에서 공급되는 전류가 제27 노드를 경유하여 제4 트랜지스터(Q4)의 베이스에 인가되면 공통 전압원의 전압이 저항(RL)에 인가되어 형성된 출력전류(Iout)가 제4 트랜지스터(Q4)의 컬렉터에 흐르게 된다. 이때, 출력전류(Iout)에 의해 제4 저항(R4)에 인가되어 전압(V3)은 수학식 3에 나타나 있다.
출력전류(Iout)의 온도에 대한 변화율을 구하기 위해 수학식 2를 편미분 하면, V3에 추가된 수학식 1에 의해 출력전류(Iout)의 온도변화가 감소(예를들면, 20%)하게 된다. 한편, 상기 출력전류(Iout)는 저항값(RL)이 작을수록 증가되며, 제4 저항에 인가되어 소정전압(즉, 0.7V)이상이 되면, 제3 트랜지스터(Q3)는 턴-온(Turn-On)되어 제2 전류원(IS2)의 전류는 제3 트랜지스터(Q3)에 의해 형성된 경로로 흐르게 되어, 제4 트랜지스터(Q4)의 베이스에 흐르는 전류는 상대적으로 작게되어 제4 트랜지스터(Q4)의 컬렉터로 흐르는 전류량도 이에 대응하여 감소하게 된다. 이로인해, 제4 트랜지스터(Q4)에 흐르는 전류량을 제한하게 된다. 또한, 전류(Iout)가 감소하면 제4 저항에 인가되는 전압이 저하되어 제3 트랜지스터(Q3)는 턴-오프(Turn-Off) 되어 제2 전류원(IS2)의 전류는 제4 트랜지스터(Q4)의 베이스에 인가되어 제4 트랜지스터(Q4)의 컬렉터로 흐르는 출력전류(Iout)는 증가하게 된다. 이와같이, 과전류 유입시 제3 트랜지스터(Q3)가 턴-온 되어 과전류의 바이패스(By-Pass) 경로를 형성하여 제4 트랜지스터(Q4)로 흐르는 전류를 제한하게 되며, 과전류가 흐른후에 제2 전류원(IS2)의 전류는 제4 트랜지스터(Q4)에 인가되어 전류(Iout)는 일정한 범위에서 흐르게 되어 제4 트랜지스터를 보호하게 된다.
한편, 종래와 동일한 출력전류(예를들면, 170mA)를 얻기위해 전류 제한소자(6)의 저항값을 변경하면, 출력전류를 증가시켜 제한전류의 범위를 높일수 있다. 이를 수학식화 하면, 수학식 4 내지 수학식 7과 같아진다. 정전류(I3)에 의해 제3 트랜지스터의 베이스 및 이미터 사이에 인가되는 전압(VBE)이 수학식 4에 나타나 있다.
또한, 전류(I4)에 의해 제5 및 제6 저항(R5,R6)에 인가되는 전압(V3)은 수학식 5에 나타나 있다.
여기에서, IB는 제3 트랜지스터의 베이스 전류를 의미한다.
또한, 정전류(I3) 및 출력전류(Iout)에 의해 제3 및 제4 저항(R3,R4)에 인가되는 전압(V3)은 수학식 6에 나타나 있다.
이때, I3 x R3는 작은전압(예를들면, 70mV)이므로 무시하면, V3은 제4 저항에 전부 인가됨을 알수 있다. 또한, 수학식 4에 수학식 5를 대입하면 수학식 7과 같이 나타난다.
이때, 수학식 7에서 ((I4 + IB) x R4)항이 출력전류(Iout)를 증가시키는 항목이 됨을 알 수 있다. 이로인해, 170mA의 출력전류를 얻기위해 제4 저항값(예를들면, 6.8Ω)을 증가하여도 수학식 6에서의 출력전류 증가항목에 의해 출력전류(Iout)가 증가되므로 제한전류의 범위를 높이게 된다.
상기와 같이, 제한전류의 범위가 높아짐에 따라 제4 저항값을 증가하여도 소정의 출력전류(예를들면, 170mA)를 얻을수 있게 된다. 이로인해, 제4 저항값을 증가시킴에 의해 제조공정상의 수율이 증가하게 됨과 아울러, 정전류 공급부에 의해 출력전류(Iout)의 온도에 대한 변화율을 줄이게 된다.
상술한 바와같이, 본 발명에 따른 출력 TR 보호회로는, 제조공정상의 수율이 증가하게 됨과 아울러, 출력전류의 온도에 대한 변화율을 줄일수 있는 장점이 있다.
이상 설명한 내용을 통해 당업자 라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (2)

  1. 공통 전압원에 접속되어 일정한 전류를 공급하는 제 1 전류원과, 상기 제 1 전류원에 접속되어 상기 제 1 전류원에서 인가되는 전류신호에 응답하여 상기 공통전압원으로부터 공급되는 전류를 출력하는 제 1 트랜지스터와, 상기 제 1 트랜지스터에 접속되어 상기 제 1 트랜지스터의 전류를 제한하는 제 1 전류제한 저항과, 상기 제 1 전류원과 상기 제 1 전류제한 저항 사이에 접속되어 상기 제 1 전류제한 저항에 인가되는 전압상태가 자신의 문턱전압 이상일 때 턴-온되어 상기 제 1 전류원에서 인가되는 전류의 신호전송 패스를 절환하는 제 2 트랜지스터와, 일정한 전류를 공급하는 제 2 전류원과, 상기 공통전압원 및 제 2 전류원에 접속되어 상기 제 2 전류원에서 인가되는 전류신호에 응답하여 상기 공통전압원으로부터 공급되는 전류를 출력하는 출력 트랜지스터와, 상기 출력 트랜지스터 및 제 1 전류제한 저항과 접속되어 상기 출력 트랜지스터의 출력전류를 제한하는 제 2 전류제한 저항과, 상기 제 2 전류원 및 상기 출력 트랜지스터에 접속되어 상기 제 2 전류제한 저항에 인가되는 전압상태에 따라 출력 트랜지스터로부터 출력되는 과전류의 신호 전송 패스를 절환하는 제 3 트랜지스터를 구비하는 것을 특징으로 하는 출력 트랜지스터 보호회로.
  2. 제1항에 있어서, 상기 제 3 트랜지스터는 상기 제 2 전류제한 저항에 문턱전압 이상의 전압이 인가되었을 때 과전류의 경로를 형성하는 것을 특징으로 하는 출력 트랜지스터 보호회로.
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