KR100284292B1

KR100284292B1 - Semiconductor memory apparatus

Info

Publication number: KR100284292B1
Application number: KR1019990003349A
Authority: KR
Inventors: 조성호
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1999-02-02
Filing date: 1999-02-02
Publication date: 2001-03-02
Also published as: KR20000054958A

Abstract

본 발명은 반도체 메모리장치에 관한 것으로, 종래에는 다수개의 메모리셀 뱅크로 이루어진 메모리셀에서 어느 한 뱅크가 페일되어 복구가 되지 않으면 그 칩을 전혀 사용하지 못하는 문제점이 있었다. 따라서, 본 발명은 다수의 뱅크로 이루어진 다수의 메모리셀뱅크부를 구비한 반도체 메모리장치에 있어서, 상기 다수의 메모리셀뱅크부마다 각기 리페어되지 않는 페일이 발생하면 퓨즈를 커팅하는 다수의 퓨즈부와, 칼럼뱅크선택신호와 프리챠지뱅크선택신호및 로우어드레스신호를 각기 입력받아 이를 해당되는 퓨즈부의 출력신호에 의해 스위칭하는 다수의 스위칭부를 더 포함하여 구성함으로써 용량이 큰 메모리 장치에서 리페어만으로 복구가 불가능할 경우 작은 용량으로 메모리셀 뱅크의 구조를 변경하여 사용함으로써 메모리 사용의 효율을 향상시킬 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device. In the related art, if any bank fails in a memory cell composed of a plurality of memory cell banks, the chip cannot be used at all. Accordingly, the present invention provides a semiconductor memory device having a plurality of memory cell banks including a plurality of banks, comprising: a plurality of fuses for cutting fuses when failing repairs are generated for each of the plurality of memory cell banks; When the column bank selection signal, the precharge bank selection signal, and the low address signal are respectively input and include a plurality of switching units for switching them by the output signal of the corresponding fuse unit, the recovery is impossible only with repair in a large memory device. By changing the structure of the memory cell bank with a small capacity, the efficiency of memory use can be improved.

Description

Semiconductor memory device {SEMICONDUCTOR MEMORY APPARATUS}

본 발명은 반도체 메모리장치에 관한 것으로, 특히 다수의 뱅크로 이루어진 메모리셀에서 뱅크 어드레스의 최상위비트에 의해 구분되는 한쪽 뱅크 그룹에서 리페어만으로 복구가 불가능할 경우 페일이 많은 뱅크그룹을 버리고 나머지 뱅크그룹만으로 용량이 작은 메모리로 변경하여 메모리 사용의 효율을 향상시킬 수 있도록 한 반도체 메모리장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device. In particular, when a repair is impossible in only one bank group divided by the most significant bit of a bank address in a memory cell composed of a plurality of banks, the bank group having a large number of fail is discarded and the remaining bank group is used only in the remaining bank group. The present invention relates to a semiconductor memory device which can be changed to such a small memory to improve the efficiency of memory use.

도1은 종래 반도체 메모리장치의 개략적인 구성을 보인 예시도로서, 칼럼뱅크선택신호(CBSEL)와 프리챠지뱅크선택신호(PBSEL)및 로우어드레스신호(Row Address)를 입력받아 그에 따라 해당되는 어드레스에 데이터를 라이트하거나 리드하는 제1,제2 메모리셀뱅크(10),(11)를 구비하며, 상기 제1,제2 메모리셀뱅크(10),(11)중에서 어느 하나라도 내부에 구비된 리던던시회로에 의해 리페어동작을 수행함에도 불구하고 페일된 뱅크가 존재하면 그 메모리칩은 사용이 불가능하게 된다.FIG. 1 is a diagram illustrating a schematic configuration of a conventional semiconductor memory device, and receives a column bank selection signal CBSEL, a precharge bank selection signal PBSEL, and a low address signal at a corresponding address. Redundancy provided within the first and second memory cell banks 10 and 11 for writing or reading data, wherein any one of the first and second memory cell banks 10 and 11 is provided therein. Even if the repair operation is performed by the circuit, if a failed bank exists, the memory chip becomes unavailable.

즉, 제1 메모리셀뱅크(10)중에서 어느하나의 뱅크가 리페어된 후에도 복구되지 않으면 칼럼뱅크선택신호(CBSEL)와 프리챠지선택신호(PBSEL) 및 로우어드레스신호 (Row Address)에 대한 디스에이블회로가 존재하지 않아서 데이터의 리드나 라이트시 페일되게 된다.That is, if one bank of the first memory cell banks 10 is not recovered even after being repaired, a disable circuit for the column bank select signal CBSEL, the precharge select signal PBSEL, and the low address signal Row Address. Does not exist, and data is failed to be read or written.

그러나, 상기와 같이 동작하는 종래 장치는 다수개의 메모리셀 뱅크로 이루어진 메모리셀에서 어느 한 뱅크가 페일되어 복구가 되지 않으면 그 칩을 전혀 사용하지 못하는 문제점이 있었다.However, the conventional apparatus operating as described above has a problem in that the chip is not used at all unless one bank is failed in a memory cell including a plurality of memory cell banks.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 페일이 많은 뱅크그룹을 버리고 나머지 뱅크그룹만으로 용량이 작은 메모리로 변경하여 메모리사용의 효율을 향상시킬 수 있도록 한 반도체 메모리장치를 제공함에 그 목적이 있다.Accordingly, the present invention devised in view of the above problems provides a semiconductor memory device in which a bank group having a large number of failings is discarded and the remaining bank group is changed to a memory having a small capacity to improve the efficiency of memory use. There is this.

도1은 종래 반도체 메모리장치의 개략적인 구성을 보인 예시도.1 is an exemplary view showing a schematic configuration of a conventional semiconductor memory device.

도2는 본 발명 반도체 메모리장치의 개략적인 구성을 보인 예시도.2 is an exemplary view showing a schematic configuration of a semiconductor memory device of the present invention.

도3은 도2에 있어서, 퓨즈부의 구성을 보인 회로도.3 is a circuit diagram showing a configuration of a fuse unit in FIG.

도4는 도2에 있어서, 스위칭부의 구성을 보인 회로도.4 is a circuit diagram showing the configuration of a switching unit in FIG.

*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****

1~6:스위칭부7,8:퓨즈부1 to 6: Switching part 7, 8: Fuse part

10:제1 메모리셀뱅크11:제2 메모리셀뱅크10: first memory cell bank 11: second memory cell bank

상기와 같은 목적을 달성하기 위한 본 발명은 다수의 뱅크로 이루어진 다수의 메모리셀뱅크를 구비한 반도체 메모리장치에 있어서, 상기 다수의 메모리셀뱅크마다 각기 리페어되지 않는 페일이 발생하면 퓨즈를 커팅하는 다수의 퓨즈부와, 칼럼뱅크선택신호와 프리챠지뱅크선택신호및 로우어드레스신호를 각기 입력받아 이를 해당되는 퓨즈부의 출력신호에 의해 스위칭하는 다수의 스위칭부를 더 포함하여 구성한 것을 특징으로 한다.The present invention for achieving the above object is a semiconductor memory device having a plurality of memory cell banks consisting of a plurality of banks, the plurality of memory cell banks each of the plurality of cutting the fuse when a failure that is not repaired And a plurality of switching units configured to receive a fuse unit, a column bank selection signal, a precharge bank selection signal, and a low address signal, respectively, and switch them by an output signal of a corresponding fuse unit.

이하, 본 발명에 의한 반도체 메모리장치에 대한 작용및 효과를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, operations and effects of the semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도2는 본 발명 반도체 메모리장치에 대한 실시예의 구성을 보인 회로도로서,이에 도시한 바와같이 제1,제2 메모리셀뱅크(10),(11)마다 각기 리페어되지 않는 페일이 발생하면 퓨즈를 커팅하는 제1,제2 퓨즈부(7),(8)와, 칼럼뱅크선택신호(CBSEL)와 프리챠지뱅크선택신호(PBSEL) 및 로우어드레스신호(Row Address)를 각기 입력받아 이를 제1,제2 퓨즈부(7),(8)의 출력신호에 의해 스위칭하는 스위칭부(1~6)로 구성한다.FIG. 2 is a circuit diagram illustrating an embodiment of a semiconductor memory device according to the present invention. As shown in FIG. 2, when a fail that is not repaired for each of the first and second memory cell banks 10 and 11 occurs, a fuse is cut. The first and second fuses 7 and 8, the column bank selection signal CBSEL, the precharge bank selection signal PBSEL, and the low address signal are respectively input to the first and second fuses 7 and 8. It consists of the switching parts 1-6 which switch by the output signal of the 2 fuse part 7, 8.

상기 퓨즈부(7),(8)는 파워업신호(pwrup)를 게이트에 인가받고, 소스에 전원전압(Vcc)이 인가되며, 드레인이 노드A에 접속된 제1 피모스트랜지스터(PM0)와, 소스에 전원전압(Vcc)이 인가되며, 드레인이 노드A에 접속되고, 출력단이 게이트에 접속된 제2 피모스트랜지스터(PM1)와, 상기 노드A와 접지(GND) 사이에 접속된 퓨즈(FR)와, 상기 노드A와 출력단 사이에 접속된 인버터(INV1)로 구성한다.The fuses 7 and 8 receive a power-up signal pwrup to a gate, a power supply voltage Vcc to a source, and a drain of the first PMOS transistor PM0 having a drain connected to the node A. And a second PMOS transistor PM1 having a source connected to node A, a drain connected to node A, and an output terminal connected to a gate, and a fuse connected between node A and ground GND. FR) and an inverter INV1 connected between the node A and the output terminal.

상기 스위칭부(1~6)는 인에이블신호(EN)를 비반전단자에 인가받고 인에이블신호(EN)를 인버터(INV2)를 통해 비반전단자에 인가받아 그에 따라 입력신호(In)를 전송하는 전송게이트(G1)와; 상기 인버터의 출력신호(INV2)를 게이트에 인가받고,상기 전송게이트(G1)의 출력신호를 드레인에 인가받으며, 소스가 접지(GND)된 엔모스트랜지스터(NM10)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.The switching units 1 to 6 receive the enable signal EN to the non-inverting terminal and the enable signal EN to the non-inverting terminal through the inverter INV2, and transmit the input signal In accordingly. A transmission gate G1; The output signal INV2 of the inverter is applied to the gate, the output signal of the transfer gate G1 is applied to the drain, and the source is constituted by an NMOS transistor NM10 having a ground (GND). The operation of the will be described.

먼저, 제1 메모리셀뱅크(10)에 존재하는 다수의 뱅크중에서 리페어만으로 복구되지 못하는 뱅크가 존재하면 퓨즈부(7)는 퓨즈(FR)를 커팅하여, 그 퓨즈부(7)에 연결된 스위칭부(1,2,3)를 디스에이블시켜 제1 메모리셀뱅크(10)를 제거하는데, 이러한 퓨즈부(6)의 동작을 상세히 설명한다.First, when there is a bank that cannot be recovered by repair only among the plurality of banks existing in the first memory cell bank 10, the fuse unit 7 cuts the fuse FR and the switching unit connected to the fuse unit 7. The first memory cell bank 10 is removed by disabling (1, 2, 3), and the operation of the fuse unit 6 will be described in detail.

액티브 로우인 파워온신호(pwrup)가 인가되면 제1 피모스트랜지스터(PM0)는 턴온되어 노드A는 하이상태로 되고, 이때 상기 제1 메모리셀뱅크(10)의 다수의 뱅크중에 리페어만으로도 복구되지 않는 뱅크가 존재하면 퓨즈부(7)의 퓨즈(FR)를 커팅한다.When the power-on signal pwrup, which is active low, is applied, the first PMOS transistor PM0 is turned on so that the node A is in a high state. In this case, only a repair is performed among the banks of the first memory cell bank 10. If no bank exists, the fuse FR of the fuse unit 7 is cut.

그러면, 상기 노드A의 고전위가 인버터(INV1)를 통해 반전하여 저전위로 출력되고,이 저전위는 퓨즈부(7)에 연결된 스위칭부(1,2,3)로 입력된다.Then, the high potential of the node A is inverted through the inverter INV1 and output at a low potential, and the low potential is input to the switching units 1, 2, and 3 connected to the fuse unit 7.

여기서, 칼럼뱅크선택신호(CBSEL)를 입력으로 받는 스위칭부(1)를 예를 들어 설명하면, 상기 퓨즈부(7)의 저전위는 상기 칼럼뱅크선택신호(CBSEL)를 전송하는 전송게이트(G1)의 비반전단자에 인가되고, 또한 상기 퓨즈부(7)의 저전위는 스위칭부(1)의 인버터(INV2)를 통해 반전하여 고전위로 상기 전송게이트(G1)의 비반전단자에 인가되므로, 상기 전송게이트(G1)는 오프된다.Here, referring to the switching unit 1 that receives the column bank selection signal CBSEL as an example, the low potential of the fuse 7 is the transfer gate G1 that transmits the column bank selection signal CBSEL. The low potential of the fuse 7 is applied to the non-inverting terminal of the transfer gate G1 at high potential by inverting through the inverter INV2 of the switching unit 1, The transmission gate G1 is turned off.

이에따라, 상기 스위칭부(1)는 저전위신호를 출력한다.Accordingly, the switching unit 1 outputs a low potential signal.

즉, 상기 제1 메모리셀뱅크(10)에 연결된 스위칭부(1,2,3)는 저전위를 출력하여 칼럼뱅크선택신호(CBSEL)와 로우어드레스신호(Row Address) 및 프리챠지뱅크선택신호 (PBSEL)를 차단하여 그 제1 메모리셀뱅크(10)를 반도체 메모리장치에서 제거하고, 이에 따라 상기 칼럼뱅크선택신호(CBSEL)와 로우어드레스신호(Row Address) 및 프리챠지뱅크선택신호(PBSEL)가 제2 메모리셀뱅크(11)로만 입력되어 액티브 시켜준다.That is, the switching units 1, 2, and 3 connected to the first memory cell bank 10 output low potentials so that the column bank selection signal CBSEL, the low address signal, and the precharge bank selection signal PBSEL is blocked to remove the first memory cell bank 10 from the semiconductor memory device. Accordingly, the column bank selection signal CBSEL, the low address signal and the precharge bank selection signal PBSEL It is input to only the second memory cell bank 11 to be activated.

이상에서 상세히 설명한 바와같이 본 발명은 용량이 큰 메모리 장치에서 리페어만으로 복구가 불가능할 경우 작은 용량으로 메모리셀 뱅크의 구조를 변경하여 사용함으로써 메모리 사용의 효율을 향상시킬 수 있는 효과가 있다.As described in detail above, the present invention has an effect of improving the efficiency of memory use by changing the structure of the memory cell bank with a small capacity when a large memory device cannot be repaired with only repair.

Claims

A semiconductor memory device having a plurality of banks of memory cell banks, comprising: a plurality of fuse units for cutting fuses when failing repairs are generated for each of the plurality of memory cell banks; And a plurality of switching units configured to receive a charge bank selection signal and a low address signal, respectively, and switch them by an output signal of a corresponding fuse unit.

The semiconductor memory device of claim 1, wherein the switching unit is turned off when the output signal of the fuse unit is low and turned on when the output signal of the fuse unit is high.

The first PMOS transistor of claim 1, wherein the fuse is supplied with a power-up signal to a gate, a source voltage is applied to a source, a drain is connected to node A, and a source voltage is applied to a source, and the drain is a node. And a second PMOS transistor connected to A and having an output terminal connected to the gate, a fuse connected between the node A and ground, and an inverter connected between the node A and the output terminal.

3. The apparatus of claim 1 or 2, wherein the switching unit comprises: a transmission gate configured to receive the enable signal from the non-inverting terminal and the enable signal to the non-inverting terminal through an inverter to transmit the input signal accordingly; And an output transistor of the inverter, the output signal of the transfer gate is applied to a drain, and the source is grounded.