KR20090011211A - Circuit of repair address for flash memory - Google Patents

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Abstract

A repair address circuit of a flash memory device is provided to reduce a size of a circuit by reducing an area of a guard fuse part formed in a repair control unit of the flash memory device. A repair address circuit of a flash memory device includes a repair address fuse unit(272) and a guard fuse unit(271). The repair address fuse unit stores a column address of a defective cell. The guard fuse unit is composed of a type of an inverter. The guard fuse unit forms an enable state or a disable state of the repair address fuse unit by maintaining a voltage level set by cutting a guard fuse according to a control signal.

Description

플래시 메모리 소자의 리페어 어드레스 회로{Circuit of repair address for flash memory}Repair address circuit of flash memory device

본 발명은 플래시 메모리 소자의 리페어 어드레스 회로에 관한 것으로, 특히 리페어 동작을 위해 사용되는 리페어 어드레스 회로의 가드 퓨즈 회로를 간단히 만든 플래시 메모리 소자의 리페어 어드레스 회로에 관한 것이다.The present invention relates to a repair address circuit of a flash memory device, and more particularly, to a repair address circuit of a flash memory device that simply makes a guard fuse circuit of a repair address circuit used for a repair operation.

일반적으로 플래시 메모리 장치는 수율(yield)을 향상시키기 위해 메인 메모리 셀(Main memory cell)에 리던던시 셀을 부가하여 결함(fail)이 발생된 메모리 셀이 존재하는 경우, 이 결함 셀을 리던던시 셀로 대체하는 리페어(repair) 방식을 적용하고 있다.In general, a flash memory device adds a redundancy cell to a main memory cell to improve yield, and replaces the defective cell with a redundancy cell when a defective memory cell exists. The repair method is applied.

도 1은 종래의 리페어 어드레스 회로이다.1 is a conventional repair address circuit.

도 1을 참조하면, 메모리 셀의 리페어를 위한 리페어 신호를 출력하는 리페어 어드레스 회로는 가드(guard) 퓨즈부(110)와, 리페어 어드레스 퓨즈부(120)로 구성된다.Referring to FIG. 1, a repair address circuit for outputting a repair signal for repairing a memory cell includes a guard fuse unit 110 and a repair address fuse unit 120.

가드 퓨즈부(110)는 마스터 퓨즈 블록이라고도 하며, 리페어 어드레스 퓨즈부(120)를 인에이블(enable) 시키는 기능을 수행한다. 가드 퓨즈부(110)는 퓨 즈(F1)와, 제 1 인버터(IN1)와 NMOS 트랜지스터(NM) 및 캐패시터(C)를 포함한다.The guard fuse unit 110 is also referred to as a master fuse block and performs a function of enabling the repair address fuse unit 120. The guard fuse unit 110 includes a fuse F1, a first inverter IN1, an NMOS transistor NM, and a capacitor C.

리페어 어드레스 퓨즈부(120)는 컬럼 어드레스에 따라 턴 온 또는 오프되는 NMOS 트랜지스터들과, 퓨즈들 및 PMOS 트랜지스터와 인버터들을 포함한다. 리페어 어드레스 퓨즈부(120)는 입력되는 컬럼 어드레스가 저장된 어드레스와 동일한 컬럼 어드레스인 경우, 퓨즈 컷팅에 의해 리페어 신호 경로(P)가 생성되어 리페어 신호(REPb)가 출력된다.The repair address fuse unit 120 includes NMOS transistors that are turned on or off according to a column address, fuses, PMOS transistors, and inverters. In the repair address fuse unit 120, when the input column address is the same column address as the stored address, the repair signal path P is generated by fuse cutting, and the repair signal REPb is output.

상기 경로(P)가 생기도록 하는 트랜지스터를 구동하는 가드 퓨즈부(110)는 퓨즈(F1)가 컷팅된 상태에서 '0'의 상태를 유지하고 플로팅(floating) 상태가 되는 것을 막기 위해 그라운드 캐패시터(C)를 이용한다.The guard fuse unit 110 for driving the transistor to allow the path P to be formed is a ground capacitor to maintain a state of '0' in the state in which the fuse F1 is cut and to prevent a floating state. Use C).

즉, 퓨즈(F1)가 컷팅되지 않은 상태에서는 입력전압(Vcc)에 의해 출력이 '1' 값을 유지하고, 퓨즈(F1)가 컷팅되면 캐패시터(C)에 의해 '0'값이 유지된다. 퓨즈(F1)가 컷팅되면 해당 리페어 어드레스 퓨즈부(120)를 디스에이블시킨다.That is, when the fuse F1 is not cut, the output maintains a value of '1' by the input voltage Vcc, and when the fuse F1 is cut, the value '0' is maintained by the capacitor C. FIG. When the fuse F1 is cut, the repair address fuse unit 120 is disabled.

이러한 리페어 어드레스 회로들은 플래시 메모리 소자의 크기에 따라 수백개까지도 구성될 수 있는데, 이는 가드 퓨즈부(110)에 포함되는 캐패시터(C)의 개수도 수백개 존재해야 함을 의미한다. 많은 캐패시터(C)가 차지하는 용량은 플래시 메모리 소자에 큰 부분을 차지하게 된다.According to the size of the flash memory device, up to several hundred such repair address circuits may be configured, which means that the number of capacitors C included in the guard fuse unit 110 must also exist. The capacity occupied by many capacitors (C) occupies a large part of the flash memory device.

따라서 본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 리페어 제어부에 구성되는 리페어 어드레스 회로의 가드 퓨즈부가 차지하는 면적을 줄여 회로의 사이즈를 줄일 수 있도록 하는 플래시 메모리의 리페어 어드레스 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a repair address circuit of a flash memory that can reduce the size of the circuit by reducing the area occupied by the guard fuse of the repair address circuit of the repair unit of the flash memory device.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 플래시 메모리의 리페어 어드레스 회로는, The repair address circuit of the flash memory according to an aspect of the present invention for achieving the above technical problem,

결함이 있는 셀의 컬럼 어드레스를 저장하기 위한 리페어 어드레스 퓨즈부; 및 제어신호에 따라 가드 퓨즈의 커팅에 의해 설정되는 전압 레벨을 유지시켜 상기 리페어 어드레스 퓨즈부를 인이에블 또는 디스에이블 시키기 위해 인버터의 형태로 구성되는 가드 퓨즈부를 포함한다.A repair address fuse unit for storing a column address of a defective cell; And a guard fuse configured in the form of an inverter to maintain or maintain the voltage level set by cutting the guard fuse according to a control signal to enable or disable the repair address fuse.

상기 가드 퓨즈부는, 상기 제어신호에 의해 최초 구동시의 출력 전압 레벨을 로우 레벨로 스위칭 시키는 제 1 스위칭부; 상기 제어신호에 의해 전원전압을 출력하는 제 2 스위칭부; 및 상기 제 1 스위칭부와 제 2 스위칭부의 사이에 연결되어 상기 리페어 어드레스 퓨즈부의 인에이블 또는 디스에이블을 설정하기 위한 가드 퓨즈를 포함하고, 상기 가드 퓨즈와 제 1 스위칭부의 접점인 출력 노드로부터 상기 리페어 어드레스 퓨즈부의 동작 제어를 위한 신호가 출력되는 것을 특징으로 한다.The guard fuse unit may include: a first switching unit configured to switch an output voltage level during initial driving to a low level by the control signal; A second switching unit outputting a power supply voltage in response to the control signal; And a guard fuse connected between the first switching unit and the second switching unit to set the enable or disable of the repair address fuse unit, and the repair from the output node which is a contact point of the guard fuse and the first switching unit. A signal for controlling the operation of the address fuse unit may be output.

상기 제 1 스위칭부는 상기 제어 신호의 제 1 논리 레벨에 대해 턴 온되어, 상기 출력 노드를 접지노드로 연결하는 것을 특징으로 한다.The first switching unit is turned on with respect to the first logic level of the control signal, and connects the output node to the ground node.

상기 제 2 스위칭부는 상기 제어신호의 제 2 논리 레벨에 대해 턴온 되어 상기 가드 퓨즈의 일측에 전원전압을 제공하는 것을 특징으로 한다.The second switching unit may be turned on with respect to the second logic level of the control signal to provide a power supply voltage to one side of the guard fuse.

상기 가드 퓨즈의 타측은 출력 노드에 연결되는 것을 특징으로 한다.The other side of the guard fuse is characterized in that connected to the output node.

상기 제어 신호는 파워 온 리셋 제어신호인 것을 특징으로 한다.The control signal may be a power on reset control signal.

상기 가드 퓨즈부는, 출력 노드와 접지 노드 사이에 연결되어, 상기 제어신호의 제 1 논리 레벨에의해 턴 온되는 제 1 스위칭 소자; 제 1 노드와 상기 출력 노드 사이에 연결되어, 상기 리페어 어드레스 퓨즈부의 디스에이블을 위해 컷팅되는 가드 퓨즈; 및 상기 제 1 노드와 전원전압 사이이에 연결되어, 상기 제어신호의 제 2 신호 레벨에 의해 턴 온 되는 제 2 스위칭 소자를 포함한다.The guard fuse unit may include: a first switching element connected between an output node and a ground node and turned on by a first logic level of the control signal; A guard fuse connected between a first node and the output node and cut to disable the repair address fuse; And a second switching element connected between the first node and a power supply voltage and turned on by the second signal level of the control signal.

이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리의 리페어 어드레스 회로는 리페어 어드레스 회로의 가드 퓨즈의 출력을 캐패시터를 이용하여 유지시켰던 것을 트랜지스터와 내부 제어신호를 이용할 수 있도록 하여 캐패시터가 차지하는 면적을 줄여 플래시 메모리 소자의 면적을 축소시킬 수 있다.As described above, the repair address circuit of the flash memory according to the present invention allows the transistor and the internal control signal to be used to maintain the output of the guard fuse of the repair address circuit using the capacitor, thereby reducing the area occupied by the capacitor. The area of the memory device can be reduced.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공 되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 2a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 블록도이다.2A is a block diagram of a flash memory device according to an embodiment of the present invention.

도 2a를 참조하면, 본 발명의 실시 예에 따른 메모리 소자(200)는 데이터 저장을 위한 메모리 셀들로 컬럼 라인과 비트라인 및 워드라인이 구성되는 메인 셀 어레이(211)와 리던던시 셀 어레이(212)로 구성되는 메모리 셀 어레이(210)와, 상기 메모리 셀 어레이(210)의 한 쌍의 비트라인 별로 연결되어 메모리 셀에 데이터를 프로그램하거나, 메모리 셀에 저장된 데이터를 독출하기 위해 동작하는 페이지 버퍼 회로들로 구성되는 페이지 버퍼부(220)와, 동작을 위해 입력 어드레스에 따라 상기 페이지 버퍼 회로의 데이터 입출력 경로를 제공하는 Y 디코더부(230)와, 상기 입력 어드레스에 따라 상기 메모리 셀 어레이(210)가 워드라인을 선택하는 X 디코더부(240)와, 플래시 메모리 소자(200)의 동작을 위한 전압을 생성하여 제공하는 전압 제공부(250)와, 상기 Y 디코더부(230)를 통해 페이지 버퍼부(220)로 프로그램할 데이터를 입력하거나, 상기 페이지 버퍼부(220)가 독출 하는 데이터를 외부로 출력하는 입출력 제어부(260)와, 상기 메인 셀 어레이(211)에서 문제가 발생하여 리페어가 된 컬럼 어드레스 정보를 저장하고, 리페어 신호를 출력하는 리페어 회로부(270)를 포함한다.Referring to FIG. 2A, a memory device 200 according to an exemplary embodiment of the present invention may include a main cell array 211 and a redundancy cell array 212 having column lines, bit lines, and word lines as memory cells for data storage. Page buffer circuits connected to each of the memory cell array 210 and the pair of bit lines of the memory cell array 210 and operated to program data in the memory cell or to read data stored in the memory cell. A page buffer unit 220 configured to be configured, a Y decoder unit 230 providing a data input / output path of the page buffer circuit according to an input address for operation, and the memory cell array 210 according to the input address An X decoder 240 for selecting a word line, a voltage providing unit 250 for generating and providing a voltage for operating the flash memory device 200, and the Y decoder unit 23. The input / output controller 260 which inputs data to be programmed to the page buffer unit 220 or outputs the data read by the page buffer unit 220 to the outside, and the main cell array 211 have a problem. And a repair circuit unit 270 for storing repaired column address information and outputting a repair signal.

메모리 셀 어레이(210)에서 메인 셀 어레이(211)는 데이터를 저장할 수 있는 메모리 셀들을 포함하고 있으며, 리던던시 셀 어레이(212)의 컬럼 라인들은 메인 셀 어레이(211)에서 에러가 발생한 메모리 셀을 포함하는 컬럼 라인을 대신하여 동작한다. 상기 컬럼 라인은 이븐 비트라인과 오드 비트라인을 포함하며, 상기 이븐 비트라인과 오드 비트라인 한 쌍이 하나의 상기 페이지 버퍼 회로에 연결된다.In the memory cell array 210, the main cell array 211 includes memory cells capable of storing data, and the column lines of the redundancy cell array 212 include memory cells in which an error occurs in the main cell array 211. It works in place of the column line. The column line includes an even bit line and an odd bit line, and the pair of even bit lines and odd bit lines are connected to one page buffer circuit.

페이지 버퍼부(220)의 페이지 버퍼 회로는 각각 연결되는 한 쌍의 비트라인들 중 하나를 선택하고, 선택된 메모리 셀에 데이터를 프로그램하거나, 선택된 메모리 셀에 프로그램된 데이터를 독출 한다.The page buffer circuit of the page buffer unit 220 selects one of a pair of bit lines connected to each other, programs data in a selected memory cell, or reads data programmed in the selected memory cell.

Y 디코더부(230)는 입력 어드레스에 따라 상기 페이지 버퍼부(230)의 페이지 버퍼 회로와 입출력 제어부(260)간에 데이터 입출력을 위한 패스를 제공한다.The Y decoder 230 provides a path for data input / output between the page buffer circuit of the page buffer 230 and the input / output controller 260 according to the input address.

X 디코더부(240)는 입력 어드레스에 따라 메모리 셀 어레이(210)의 워드라인을 선택한다. 그리고 입출력 제어부(260)는 외부로부터 입출력 되는 데이터를 Y 디코더부(230)가 제공하는 패스를 통해 페이지 버퍼부(220)로 입출력한다.The X decoder 240 selects a word line of the memory cell array 210 according to an input address. The input / output controller 260 inputs / outputs data input / output from the outside to the page buffer unit 220 through a path provided by the Y decoder unit 230.

전압 제공부(280)는 제어부(280)의 제어에 따라 플래시 메모리 소자의 동작에 필요한 전압을 제공한다. 그리고 리페어 회로부(270)는 리페어된 컬럼 라인 어드레스 정보를 저장하는 리페어 어드레스 회로를 복수개 포함하고 있으며, 각각의 리페어 어드레스 회로는 입력되는 컬럼 어드레스가 리페어된 컬럼 어드레스인지를 확인하여 리페어 신호를 출력한다. 리페어 어드레스 회로를 상세히 설명하면 다음과 같다.The voltage provider 280 provides a voltage necessary for the operation of the flash memory device under the control of the controller 280. The repair circuit unit 270 includes a plurality of repair address circuits for storing the repaired column line address information, and each repair address circuit outputs a repair signal by checking whether an input column address is a repaired column address. The repair address circuit will be described in detail as follows.

도 2b는 도 2a의 리페어 제어부의 리페어 어드레스 회로의 상세 회로도이다.FIG. 2B is a detailed circuit diagram of the repair address circuit of the repair controller of FIG. 2A.

도 2b를 참조하면, 리페어 어드레스 회로는 가드 퓨즈부(271)와 리페어 어드레스 퓨즈부(272)를 포함한다.Referring to FIG. 2B, the repair address circuit includes a guard fuse part 271 and a repair address fuse part 272.

가드 퓨즈부(271)는 리페어 어드레스 퓨즈부(272)의 동작을 제어하고, 리페어 어드레스 퓨즈부(272)는 페일이 발생된 컬럼의 어드레스 정보를 퓨즈 컷팅을 이 용하여 저장하고 있다.The guard fuse unit 271 controls the operation of the repair address fuse unit 272, and the repair address fuse unit 272 stores address information of a column in which a fail is generated using fuse cutting.

가드 퓨즈부(271)는 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N1) 및 퓨즈(F10)를 포함하고, 리페어 어드레스 퓨즈부(272)는 하나의 PMOS 트랜지스터와 8개의 NMOS 트랜지스터 그리고 8개의 퓨즈와 두 개의 인버터를 포함한다. 본 발명의 실시 예에 따른 리페어 어드레스 퓨즈부(272)는 4비트의 컬럼 어드레스(RLA<0:3>) 정보를 저장하는 회로이다.The guard fuse part 271 includes a PMOS transistor P, an NMOS transistor N1, and a fuse F10. The repair address fuse part 272 includes one PMOS transistor, eight NMOS transistors, eight fuses, and two fuses. Two inverters. The repair address fuse unit 272 according to an embodiment of the present invention is a circuit that stores 4-bit column address RLA <0: 3> information.

가드 퓨즈부(271)는 전원전압(Vcc)과 접지노드 사이에 PMOS 트랜지스터(P)와 퓨즈(F10) 그리고 NMOS 트랜지스터(N)가 직렬로 연결된다. 그리고 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)의 게이트가 노드(K1)에 공통 연결된다. 노드(K1)은 플래시 메모리 소자(200)의 초기 동작시에 인가되는 파워 온 리셋(Power On Reset; POR) 신호가 인가된다. 상기 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)는 인버터 회로와 유사하게 구성되어 연결된다.In the guard fuse 271, a PMOS transistor P, a fuse F10, and an NMOS transistor N are connected in series between a power supply voltage Vcc and a ground node. The gates of the PMOS transistor P and the NMOS transistor N are commonly connected to the node K1. The node K1 receives a power on reset (POR) signal that is applied during the initial operation of the flash memory device 200. The PMOS transistor P and the NMOS transistor N are configured and connected similarly to an inverter circuit.

이때 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N) 사이에 연결되는 퓨즈(F10)의 컷팅을 통해 리페어 어드레스 퓨즈부(272)의 동작을 제어한다.At this time, the operation of the repair address fuse unit 272 is controlled by cutting the fuse F10 connected between the PMOS transistor P and the NMOS transistor N. FIG.

플래시 메모리 소자(200)의 제어부(280)는 페일이 발생된 메모리 셀이 포함된 컬럼 어드레스를 리페어 어드레스 퓨즈부(272)에 퓨즈 컷팅을 이용해서 저장한다. 앞서 언급한 바와 같이, 리페어 제어부(270)에는 많은 리페어 어드레스 회로가 포함되는데, 리페어 어드레스를 저장하고 사용하지 않는 리페어 어드레스 회로는 가드 퓨즈부(271)의 퓨즈(F10)를 컷팅함으로써 디스에이블 시킨다.The controller 280 of the flash memory device 200 stores the column address including the failed memory cell in the repair address fuse unit 272 using fuse cutting. As mentioned above, the repair control unit 270 includes many repair address circuits. The repair address circuit that stores and does not use the repair address disables the repair by cutting the fuse F10 of the guard fuse unit 271.

가드 퓨즈부(271)의 동작은 다음과 같다.The operation of the guard fuse 271 is as follows.

가드 퓨즈부(271)의 노드(K1)에는 파워 온 리셋(POR) 신호가 입력된다. 파워 온 리셋(POR) 신호는 플래시 메모리 소자(200)의 최초 동작시 하이 레벨을 유지했다가 로우 레벨로 변경되고, 플래시 메모리 소자(200)가 동작하는 동안은 로우 레벨을 유지한다.The power on reset (POR) signal is input to the node K1 of the guard fuse 271. The power-on reset (POR) signal maintains a high level after the initial operation of the flash memory device 200 and changes to a low level, and maintains a low level while the flash memory device 200 operates.

상기 파워 온 리셋 신호(POR)가 입력되면, 최초에는 NMOS 트랜지스터(N)가 턴 온 되어 노드(K2)를 접지 노드에 연결함으로써 로우레벨로 유지시킨다. 그리고 파워 온 리셋 신호(POR)가 로우 레벨로 변경되어 유지되면, PMOS 트랜지스터(P)가 턴 온 되어 전원전압(Vcc)이 노드(K2)로 입력된다.When the power-on reset signal POR is input, the NMOS transistor N is initially turned on to maintain the low level by connecting the node K2 to the ground node. When the power-on reset signal POR is changed to be maintained at a low level, the PMOS transistor P is turned on and the power supply voltage Vcc is input to the node K2.

이때 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)의 사이에 연결되는 퓨즈(F10)가 컷팅되어 있다면, PMOS 트랜지스터(P)가 턴온 되어 있다 하여도 노드(K1)로 전원전압(Vcc)이 인가되지 못한다. 따라서 노드(K1)는 초기의 로우 레벨을 그대로 유지하게 된다.At this time, if the fuse F10 connected between the PMOS transistor P and the NMOS transistor N is cut, the power supply voltage Vcc is not applied to the node K1 even if the PMOS transistor P is turned on. can not do it. Therefore, the node K1 maintains the initial low level.

상기한 동작에 의해 가드 퓨즈부(271)는 종래와 동일하게 리페어 어드레스 퓨즈부(272)를 제어하는 신호를 출력할 수 있으며, 또한 내부의 신호에 의해 출력 신호를 제어할 수 있어서 캐패시터를 필요로 하지 않는다. 따라서 캐패시터가 차지하는 면적을 줄일 수 있다.By the above-described operation, the guard fuse unit 271 can output a signal for controlling the repair address fuse unit 272 in the same way as in the related art, and can control the output signal by an internal signal, thus requiring a capacitor. I never do that. Therefore, the area occupied by the capacitor can be reduced.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래의 리페어 어드레스 회로이다.1 is a conventional repair address circuit.

도 2a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 블록도이다.2A is a block diagram of a flash memory device according to an embodiment of the present invention.

도 2b는 도 2a의 리페어 제어부의 리페어 어드레스 회로의 상세 회로도이다.FIG. 2B is a detailed circuit diagram of the repair address circuit of the repair controller of FIG. 2A.

*도면의 주요 부분의 간단한 설명** Brief description of the main parts of the drawings *

200 : 플래시 메모리 소자 210 : 메모리 셀 어레이200: flash memory device 210: memory cell array

220 : 페이지 버퍼부 230 : Y 디코더부220: page buffer unit 230: Y decoder unit

240 : X 디코더부 250 : 전압 제공부240: X decoder unit 250: voltage providing unit

260 : 입출력 제어부 270 : 리페어 회로부260: input and output control unit 270: repair circuit

280 : 제어부280: control unit

Claims (7)

결함이 있는 셀의 컬럼 어드레스를 저장하기 위한 리페어 어드레스 퓨즈부; 및A repair address fuse unit for storing a column address of a defective cell; And 제어신호에 따라 가드 퓨즈의 커팅에 의해 설정되는 전압 레벨을 유지시켜 상기 리페어 어드레스 퓨즈부를 인이에블 또는 디스에이블 시키기 위해 인버터의 형태로 구성되는 가드 퓨즈부A guard fuse unit configured in the form of an inverter to enable or disable the repair address fuse unit by maintaining a voltage level set by cutting the guard fuse according to a control signal. 를 포함하는 플래시 메모리의 리페어 어드레스 회로.Repair address circuit of the flash memory comprising a. 제 1항에 있어서,The method of claim 1, 상기 가드 퓨즈부는,The guard fuse unit, 상기 제어신호에 의해 최초 구동시의 출력 전압 레벨을 로우 레벨로 스위칭 시키는 제 1 스위칭부; A first switching unit for switching the output voltage level at the first driving to a low level by the control signal; 상기 제어신호에 의해 전원전압을 출력하는 제 2 스위칭부; 및A second switching unit outputting a power supply voltage in response to the control signal; And 상기 제 1 스위칭부와 제 2 스위칭부의 사이에 연결되어 상기 리페어 어드레스 퓨즈부의 인에이블 또는 디스에이블을 설정하기 위한 가드 퓨즈를 포함하고,A guard fuse connected between the first switching unit and the second switching unit to set an enable or disable of the repair address fuse unit; 상기 가드 퓨즈와 제 1 스위칭부의 접점인 출력 노드로부터 상기 리페어 어드레스 퓨즈부의 동작 제어를 위한 신호가 출력되는 것을 특징으로 하는 플래시 메모리의 리페어 어드레스 회로.And a signal for controlling the operation of the repair address fuse unit is output from an output node which is a contact point of the guard fuse and the first switching unit. 제 2항에 있어서,The method of claim 2, 상기 제 1 스위칭부는 상기 제어 신호의 제 1 논리 레벨에 대해 턴 온되어, 상기 출력 노드를 접지노드로 연결하는 것을 특징으로 하는 플래시 메모리 소자의 리페어 어드레스 회로.And the first switching unit is turned on with respect to the first logic level of the control signal to connect the output node to a ground node. 제 2항에 있어서,The method of claim 2, 상기 제 2 스위칭부는 상기 제어신호의 제 2 논리 레벨에 대해 턴온 되어 상기 가드 퓨즈의 일측에 전원전압을 제공하는 것을 특징으로 하는 플래시 메모리의 리페어 어드레스 회로.And the second switching unit is turned on with respect to the second logic level of the control signal to provide a power supply voltage to one side of the guard fuse. 제 4항에 있어서,The method of claim 4, wherein 상기 가드 퓨즈의 타측은 출력 노드에 연결되는 것을 특징으로 하는 플래시 메모리의 리페어 어드레스 회로.The other side of the guard fuse is connected to an output node, the repair address circuit of the flash memory. 제 1항에 있어서,The method of claim 1, 상기 제어 신호는 파워 온 리셋 제어신호인 것을 특징으로 하는 플래시 메모리의 리페어 어드레스 회로.And the control signal is a power-on reset control signal. 제 1항에 있어서,The method of claim 1, 상기 가드 퓨즈부는,The guard fuse unit, 출력 노드와 접지 노드 사이에 연결되어, 상기 제어신호의 제 1 논리 레벨에의해 턴 온되는 제 1 스위칭 소자;A first switching element connected between an output node and a ground node and turned on by a first logic level of the control signal; 제 1 노드와 상기 출력 노드 사이에 연결되어, 상기 리페어 어드레스 퓨즈부의 디스에이블을 위해 컷팅되는 가드 퓨즈; 및A guard fuse connected between a first node and the output node and cut to disable the repair address fuse; And 상기 제 1 노드와 전원전압 사이이에 연결되어, 상기 제어신호의 제 2 신호 레벨에 의해 턴 온 되는 제 2 스위칭 소자A second switching element connected between the first node and a power supply voltage and turned on by a second signal level of the control signal 를 포함하는 플래시 메모리의 리페어 어드레스 회로.Repair address circuit of the flash memory comprising a.
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* Cited by examiner, † Cited by third party
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