KR20140085222A - Fuse circuit and repair fuse circuit - Google Patents

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Abstract

다양한 데이터를 저장하기 위한 퓨즈 회로에 관한 것으로, 다수의 퓨즈를 구비하는 퓨즈 어레이, 상기 퓨즈 어레이에서 출력되는 상기 다수의 퓨즈의 컷팅 정보 각각을 래칭하기 위한 다수의 퓨즈 정보 래칭부, 및 상기 다수의 퓨즈 정보 래칭부의 공통 동작을 수행하기 위한 공통 구동부를 포함하는 것을 특징으로 하는 퓨즈 회로가 제공된다.A fuse circuit for storing various data, comprising: a fuse array having a plurality of fuses; a plurality of fuse information latching units for latching cutting information of the plurality of fuses output from the fuse array; And a common driver for performing a common operation of the fuse information latching unit.

Description

퓨즈 회로 및 리페어 퓨즈 회로{FUSE CIRCUIT AND REPAIR FUSE CIRCUIT}FUSE CIRCUIT AND REPAIR FUSE CIRCUIT BACKGROUND OF THE INVENTION 1. Field of the Invention [0001]

본 발명은 반도체 설계 기술에 관한 것으로, 특히 다양한 데이터를 저장하기 위한 퓨즈 회로와 리페어 대상 어드레스를 저장하기 위한 리페어 퓨즈 회로에 관한 것이다.
The present invention relates to semiconductor design techniques, and more particularly to a fuse circuit for storing various data and a repair fuse circuit for storing a repair target address.

일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 무수히 많은 메모리 셀을 구비하고 있으며, 공정 기술이 발달함에 따라 집적도가 증가하여 그 개수가 더욱 증가하고 있다. 이러한 메모리 셀들 중 1 개라도 불량이 발생하게 되면 이를 구비하는 반도체 메모리 장치는 원하는 동작을 수행하지 못하기 때문에 폐기 처분되어야 한다. 하지만, 요즈음 반도체 메모리 장치의 공정 기술이 발달함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생하며, 이러한 소량의 불량으로 인하여 반도체 메모리 장치 전체를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell)과 더불어 리던던시 메모리 셀(redundancy memory cell)을 추가적으로 구비한다.Generally, semiconductor memory devices including DDR SDRAM (Double Data Rate Synchronous DRAM) have numerous memory cells. As the process technology is developed, the degree of integration increases and the number of memory cells is increasing. If any one of these memory cells is defective, the semiconductor memory device having the defective memory cell can not perform a desired operation and must be discarded. However, as the process technology of the semiconductor memory device is developed these days, only a small amount of defects occur in a small amount of memory cells. In order to dispose of the entire semiconductor memory device as a defective product due to a small amount of defects, It is very inefficient when viewed. Therefore, in order to compensate for this, the semiconductor memory device further includes a redundant memory cell in addition to a normal memory cell.

리던던시 메모리 셀은 노말 메모리 셀에 불량이 발생하는 경우 이 불량이 발생한 메모리 셀(이하, '리페어 대상 메모리 셀'이라 칭함)을 리페어하기 위한 목적으로 구비되는 회로이다. 보다 자세히 설명하면, 예컨대 읽기 및 쓰기 동작시 리페어 대상 메모리 셀이 액세스 되는 경우 내부적으로 리페어 대상 메모리 셀이 아닌 정상적인 메모리 셀을 액세스하는데, 이때 액세스되는 메모리 셀이 리던던시 메모리 셀이다. 따라서, 반도체 메모리 장치는 리페어 대상 메모리 셀에 대응하는 어드레스가 입력되는 경우 리페어 대상 메모리 셀이 아닌 리던던시 메모리 셀을 액세스하기 위한 동작(이하, '리페어 동작'이라 칭함)을 수행하며, 이러한 리페어 동작을 통해 반도체 메모리 장치는 정상적인 동작을 보장받는다.The redundancy memory cell is a circuit provided for the purpose of repairing a memory cell (hereinafter, referred to as " repair target memory cell ") in which a failure occurs in a normal memory cell. More specifically, for example, when a memory cell to be repaired is accessed during a read and a write operation, the normal memory cell is accessed internally instead of the memory cell to be repaired. At this time, the accessed memory cell is a redundancy memory cell. Therefore, when the address corresponding to the memory cell to be repaired is inputted, the semiconductor memory device performs an operation (hereinafter referred to as a repair operation) for accessing the redundancy memory cell other than the memory cell to be repaired (hereinafter referred to as a repair operation) The semiconductor memory device is guaranteed to operate normally.

한편, 반도체 메모리 장치는 리페어 동작을 수행하기 위하여 리던던시 메모리 셀 이외에 다른 회로 구성을 필요로 하며 그중 하나가 리페어 퓨즈 회로이다. 리페어 퓨즈 회로는 리페어 대상 메모리 셀에 대응하는 어드레스(이하, '리페어 대상 어드레스'라 칭함)를 저장하기 위한 것으로 다수의 퓨즈로 구성되며, 다수의 퓨즈에는 리페어 대상 어드레스가 프로그래밍 된다. 반도체 메모리 장치는 다수의 퓨즈에 프로그래밍 된 리페어 대상 어드레스를 이용하여 불량 메모리 셀에 대한 리페어 동작을 수행한다.On the other hand, the semiconductor memory device requires a circuit configuration other than the redundancy memory cell to perform the repair operation, and one of them is a repair fuse circuit. The repair fuse circuit is constituted by a plurality of fuses for storing an address corresponding to a memory cell to be repaired (hereinafter referred to as a "repair target address"), and a repair target address is programmed in a plurality of fuses. A semiconductor memory device performs a repair operation on a defective memory cell using a repair target address programmed into a plurality of fuses.

여기서, 프로그래밍이란 예정된 데이터를 퓨즈에 저장하기 위한 일련의 동작을 의미한다. 일반적으로 프로그래밍하는 방식에는 대표적으로 레이저 컷팅 방식과 전기 컷팅 방식이 있다. 레이저 컷팅 방식은 레이저 빔을 이용하여 저장될 데이터에 따라 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이고, 전기 컷팅 방식은 저장될 데이터에 따라 퓨즈에 과전류를 인가하여 이를 녹임으로써 단선하는 방식이다. 참고로, 레이저 컷팅 방식은 전기 컷팅 방식보다 간단한 방식으로 실시할 수 있는 장점이 있으나, 반도체 메모리 장치가 패키지(package)로 제작되기 이전 단계인 웨이퍼(wafer) 상태에서 실시되어야하는 단점을 가진다.Here, programming means a series of operations for storing the scheduled data in the fuse. Typical programming methods are laser cutting and electric cutting. The laser cutting method is a method of blowing a blown fuse according to data to be stored by using a laser beam. In the electric cutting method, an overcurrent is applied to a fuse according to data to be stored, and the device is blown by melting. For reference, the laser cutting method has an advantage that it can be performed in a simpler manner than the electric cutting method, but it has a disadvantage that it must be performed in a wafer state before the semiconductor memory device is manufactured as a package.

한편, 반도체 장치는 리페어 퓨즈 회로 이외에 여러 가지 다양한 목적을 위한 퓨즈 회로를 구비하고 있으며, 이러한 퓨즈 회로에는 환경에 따라 민감하게 동작하는 정전압 발생 회로에서 전압을 튜닝(tuning)하는데 사용되는 튜팅 퓨즈 회로나, 테스트를 위해 사용되는 테스트 퓨즈 회로나, 다양한 모드 선택을 제어하기 위한 제어 퓨즈 회로 등이 있다. Meanwhile, the semiconductor device includes a fuse circuit for various purposes in addition to a repair fuse circuit. The fuse circuit includes a tuning fuse circuit used for tuning a voltage in a constant voltage generation circuit sensitive to environment, , A test fuse circuit used for testing, and a control fuse circuit for controlling various mode selections.

도 1 은 일반적인 퓨즈 회로를 설명하기 위한 회로도이다.1 is a circuit diagram for explaining a general fuse circuit.

도 1 을 참조하면, 퓨즈 회로는 퓨즈 구동부(110)와, 래칭부(120)를 구비한다.Referring to FIG. 1, the fuse circuit includes a fuse driving unit 110 and a latching unit 120.

퓨즈 구동부(110)는 퓨즈(F)를 구비하고 있으며 리셋 신호(RST)에 응답하여 퓨즈(F)의 컷팅 여부를 출력한다. 래칭부(120)는 퓨즈 구동부(110)의 출력 신호를 래칭하여 출력한다.The fuse driving unit 110 includes a fuse F and outputs whether the fuse F is cut or not in response to a reset signal RST. The latching unit 120 latches the output signal of the fuse driving unit 110 and outputs the latched signal.

이하, 퓨즈 회로의 간단한 회로 동작을 살펴보기로 한다. Hereinafter, a simple circuit operation of the fuse circuit will be described.

우선, 리셋 신호(RST)는 논리'하이(high)'에서 논리'로우(low)'로 천이하는 신호이다. 그래서, 리셋 신호(RST)가 논리'하이'인 구간에서는 퓨즈 구동부(110)의 NMOS 트랜지스터가 턴 온(turn on) 되어 퓨즈 구동부(110)의 출력단을 접지 전원 전압(VSS)으로 프리차징하고, 리셋 신호(RST)가 논리'로우'인 구간에서는 퓨즈 구동부(110)의 PMOS 트랜지스터가 턴 온 되어 퓨즈(F)의 컷팅 여부에 대응하는 신호를 퓨즈 구동부(110)의 출력단으로 출력한다. 보다 자세히 말하면, 리셋 신호(RST)가 논리'로우'인 구간에서 만약, 퓨즈(F)가 컷팅 되어 있다면 퓨즈 구동부(110)의 출력단은 프리차징 상태인 접지 전원 전압(VSS) 상태를 유지하게 되며 만약, 퓨즈(F)가 컷팅 되어 있지 않다면 퓨즈 구동부(110)의 출력단은 공급 전원 전압(VDD)으로 구동된다. 따라서, 퓨즈(F)가 컷팅 되어 있는 경우 래칭부(120)는 프리차징 상태인 접지 전원 전압(VSS)에 대응하는 논리'로우'를 래칭하고 이를 반전한 논리'하이'를 출력한다. 그리고, 퓨즈(F)가 컷팅 되어 있지 않은 경우 래칭부(120)는 공급 전원 전압(VSS)에 대응하는 논리'하이'를 래칭하고 이를 반전한 논리'로우'를 출력한다.First, the reset signal RST is a signal that transitions from logic 'high' to logic 'low'. Therefore, in the period in which the reset signal RST is logic 'high', the NMOS transistor of the fuse driving unit 110 is turned on to pre-charge the output terminal of the fuse driving unit 110 to the ground power source voltage VSS, The PMOS transistor of the fuse driving unit 110 is turned on to output a signal corresponding to whether or not the fuse F is cut to the output terminal of the fuse driving unit 110 in a period in which the reset signal RST is logic low. More specifically, if the fuse F is cut in the period in which the reset signal RST is logic 'low', the output terminal of the fuse driving unit 110 maintains the ground power supply voltage VSS in the precharged state If the fuse F is not cut, the output terminal of the fuse driving unit 110 is driven to the supply voltage VDD. Accordingly, when the fuse F is cut, the latching unit 120 latches a logic 'low' corresponding to the ground power supply voltage VSS in a precharged state and outputs a logic 'high' that inverts the logic 'low'. If the fuse F is not cut, the latching unit 120 latches a logic high corresponding to the supply voltage VSS and outputs a logic low that inverts the logic high.

한편, 위에서 언급한 바와 같이, 반도체 메모리 장치의 공정 기술이 발달함에 따라 회로의 크기는 점점 작아지고 있다. 하지만, 퓨즈 회로의 경우 다른 회로에 비하여 비교적 넓은 면적을 차지함에도 불구하고 회로의 물리적 특성상 그 크기를 줄이는데 한계가 있다. 따라서, 퓨즈 회로의 크기를 줄이기 위한 개선안이 필요로 한다.
On the other hand, as mentioned above, as the process technology of the semiconductor memory device develops, the size of the circuit becomes smaller and smaller. However, although the fuse circuit occupies a relatively large area as compared with other circuits, there is a limit in reducing the size of the fuse circuit due to the physical characteristics of the circuit. Therefore, an improvement measure for reducing the size of the fuse circuit is required.

퓨즈 정보를 처리하는 회로의 면적을 최소화할 수 있는 퓨즈 회로를 제공하고자 한다.
And to provide a fuse circuit capable of minimizing the area of a circuit for processing fuse information.

본 발명의 실시예에 따른 퓨즈 회로는, 다수의 퓨즈를 구비하는 퓨즈 어레이; 상기 퓨즈 어레이에서 출력되는 상기 다수의 퓨즈의 컷팅 정보 각각을 래칭하기 위한 다수의 퓨즈 정보 래칭부; 및 상기 다수의 퓨즈 정보 래칭부의 공통 동작을 수행하기 위한 공통 구동부를 구비할 수 있다.A fuse circuit according to an embodiment of the present invention includes: a fuse array having a plurality of fuses; A plurality of fuse information latching units for latching cutting information of the plurality of fuses output from the fuse array; And a common driver for performing a common operation of the plurality of fuse information latching units.

바람직하게, 상기 공통 구동부는 상기 다수의 퓨즈 정보 래칭부의 프리차징 동작을 수행하기 위한 프리차징부를 포함하는 것을 특징으로 할 수 있다.Preferably, the common driver includes a precharging unit for performing a precharging operation of the plurality of fuse information latching units.

본 발명의 다른 실시예에 따른 리페어 퓨즈 회로는, 리페어 대상 어드레스를 저장하기 위한 퓨즈 어레이; 다수의 래칭부를 포함하며, 상기 리페어 대상 어드레스를 상기 다수의 래칭부에 래칭하기 위한 어드레스 래칭부; 및 상기 다수의 래칭부의 활성화 동작 구간을 공통으로 제어하기 위한 공통 활성화부를 구비할 수 있다.A repair fuse circuit according to another embodiment of the present invention includes: a fuse array for storing a repair target address; An address latching unit including a plurality of latching units, for latching the repair target address to the plurality of latching units; And a common activation unit for commonly controlling an activation operation period of the plurality of latching units.

바람직하게, 상기 어드레스 래칭부와 상기 공통 활성화부를 하나의 단위 회로로 하는 리던던시 어드레스 래칭부를 다수 구비하는 것을 특징으로 할 수 있다.
Preferably, a plurality of redundancy address latching sections each having the address latching section and the common activating section as one unit circuit are provided.

본 발명의 실시예에 따른 퓨즈 회로는 퓨즈 정보를 처리하는 회로의 면적을 최소화하는 것이 가능하다.
The fuse circuit according to the embodiment of the present invention can minimize the area of the circuit for processing the fuse information.

퓨즈 정보를 처리하는 회로의 면적을 최소화하여 이를 사용하는 칩의 크기를 최소화할 수 있는 효과를 얻을 수 있다.
The area of the circuit for processing the fuse information can be minimized and the size of the chip using the fuse information can be minimized.

도 1 은 일반적인 퓨즈 회로를 설명하기 위한 회로도이다.
도 2 는 본 발명의 실시예에 따른 퓨즈 회로를 설명하기 위한 블록도이다.
도 3 은 도 2 의 다수의 퓨즈 정보 래칭부(220)를 설명하기 위한 회로도이다.
도 4 는 도 2 의 공통 프리차징부(240)와 다수의 퓨즈 정보 래칭부(220)의 연결 관계를 설명하기 위한 회로도이다.
도 5 는 본 발명의 실시예에 따른 리페어 퓨즈 회로를 설명하기 위한 블록도이다.
도 6 은 도 5 의 다수의 리던던시 어드레스 래칭부(520)를 설명하기 위한 회로도이다.1 is a circuit diagram for explaining a general fuse circuit.
2 is a block diagram illustrating a fuse circuit according to an embodiment of the present invention.
3 is a circuit diagram for explaining a plurality of fuse information latching units 220 of FIG.
FIG. 4 is a circuit diagram for explaining a connection relationship between the common precharging unit 240 of FIG. 2 and a plurality of fuse information latching units 220.
5 is a block diagram illustrating a repair fuse circuit according to an embodiment of the present invention.
6 is a circuit diagram for explaining a plurality of redundancy address latching units 520 of FIG.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 2 는 본 발명의 실시예에 따른 퓨즈 회로를 설명하기 위한 블록도이다.2 is a block diagram illustrating a fuse circuit according to an embodiment of the present invention.

도 2 를 참조하면, 퓨즈 회로는 퓨즈 어레이(210)와, 다수의 퓨즈 정보 래칭부(220)와, 활성화 제어부(230), 및 공통 프리차징부(240)를 구비한다.Referring to FIG. 2, the fuse circuit includes a fuse array 210, a plurality of fuse information latching units 220, an activation control unit 230, and a common precharging unit 240.

퓨즈 어레이(210)는 다수의 퓨즈를 구비하며 다수의 퓨즈의 컷팅 여부를 다수의 퓨즈 정보(INF_FS<1:n>, 여기서, n 은 자연수)로 출력한다. 다수의 퓨즈 정보 래칭부(220) 각각은 다수의 퓨즈 정보(INF_FS<1:n>) 각각을 다수의 인에이블 신호(EN<1:n>) 각각에 응답하여 래칭한다. 활성화 제어부(230)는 다수의 퓨즈 정보 래칭부(220)의 활성화 동작을 제어하기 위한 다수의 인에이블 신호(EN<1:n>)를 생성한다. 이어서, 공통 프리차징부(240)는 다수의 퓨즈 정보 래칭부(220)에 대응하여 하나만 배치되며, 다수의 퓨즈 정보 래칭부(220)의 프리차징 동작을 수행한다.The fuse array 210 has a plurality of fuses and outputs a plurality of fuse information INF_FS <1: n>, where n is a natural number, whether or not a plurality of fuses are cut. Each of the plurality of fuse information latching units 220 latches each of a plurality of fuse information INF_FS <1: n> in response to each of a plurality of enable signals EN <1: n>. The activation control unit 230 generates a plurality of enable signals EN <1: n> for controlling activation of the plurality of fuse information latching units 220. The common precharging unit 240 is disposed in correspondence with the plurality of fuse information latching units 220 and performs a precharging operation of the plurality of fuse information latching units 220.

본 발명의 실시예에 따른 퓨즈 회로는 다수의 퓨즈 정보 래칭부(220)에 대응하여 하나의 공통 프리차징부(240)를 구비한다.The fuse circuit according to the embodiment of the present invention includes one common precharging unit 240 corresponding to a plurality of fuse information latching units 220.

도 3 은 도 2 의 다수의 퓨즈 정보 래칭부(220)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 다수의 퓨즈 정보 래칭부(220) 중 하나의 퓨즈 정보 래칭부를 대표로 도시하고 추가적으로 공통 프리차징부(240)를 도시 하였다.3 is a circuit diagram for explaining a plurality of fuse information latching units 220 of FIG. For convenience of explanation, one fuse information latching unit of the plurality of fuse information latching units 220 is shown as a representative and a common precharging unit 240 is additionally shown.

도 3 에는 제1 PMOS 트랜지스터(PM1)와 제1 및 제2 NMOS 트랜지스터(NM1, NM2), 그리고 래칭부(221)가 개시되어 있으며, 여기서 제1 PMOS 트랜지스터(PM1)는 공통 프리차징부(240)에 포함되고, 나머지 제1 및 제2 NMOS 트랜지스터(NM1, NM2)와 래칭부(221)는 퓨즈 정보 래칭부에 포함된다.3 illustrates a first PMOS transistor PM1, first and second NMOS transistors NM1 and NM2 and a latching unit 221. The first PMOS transistor PM1 includes a common precharging unit 240 And the remaining first and second NMOS transistors NM1 and NM2 and the latching unit 221 are included in the fuse information latching unit.

이하, 퓨즈 회로의 간단한 회로 동작을 살펴보기로 한다. Hereinafter, a simple circuit operation of the fuse circuit will be described.

우선, 리셋 신호(RST)는 논리'로우'에서 논리'하이'로 천이하는 신호이다. 그래서, 리셋 신호(RST)가 논리'로우'인 구간에서는 제1 PMOS 트랜지스터(PM1)가 턴 온 되고 프리차징 전압단인 공급 전원 전압(VDD)단은 래칭부(221)의 입력단(ND)과 연결된다. 즉, 래칭부(221)의 입력단(ND)은 공급 전원 전압(VDD)으로 프리차징된다. 이어서, 리셋 신호(RST)가 논리'하이'인 구간에서는 제1 PMOS 트랜지스터(PM1)가 턴 오프(turn off) 되고 공급 전원 전압(VDD)과 래칭부(221)의 입력단(ND)은 연결이 끊어진다.First, the reset signal RST is a signal which transits from a logic low to a logic high. The first PMOS transistor PM1 is turned on and the supply voltage VDD stage which is the precharging voltage stage is connected to the input terminal ND of the latching unit 221 and the input terminal ND of the latching unit 221. [ . That is, the input terminal ND of the latching unit 221 is precharged to the supply voltage VDD. The first PMOS transistor PM1 is turned off and the supply voltage VDD and the input terminal ND of the latching unit 221 are connected to each other during a period in which the reset signal RST is at logic ' It breaks.

다음으로, 인에이블 신호(EN)가 논리'하이'가 되면 제2 NMOS 트랜지스터(NM2)가 턴 온 되고, 퓨즈 정보(INF_FS)가 입력되면 퓨즈 정보(INF_FS)에 따라 제1 NMOS 트랜지스터(NM1)가 턴 온 되거나 또는 턴 오프 된다. 이어서, 래칭부(221)는 제1 NMOS 트랜지스터(NM1)의 턴 온 또는 턴 오프에 대응하는 값을 래칭한다. 즉, 퓨즈 정보(INF_FS)가 논리'로우'인 경우 제1 NMOS 트랜지스터(NM1)는 턴 오프 되며, 래칭부(221)는 프리차징 상태인 공급 전원 전압(VDD)에 대응하는 논리'하이'를 래칭하고 이를 반전한 논리'로우'를 출력한다. 그리고, 퓨즈 정보(INF_FS)가 논리'하이'인 경우 제1 NMOS 트랜지스터(NM1)는 턴 온 되며, 래칭부(221)는 접지 전원 전압(VSS)에 대응하는 논리'로우'를 래칭하고 이를 반전한 논리'하이'를 출력한다.Next, when the enable signal EN becomes logic 'high', the second NMOS transistor NM2 is turned on. When the fuse information INF_FS is inputted, the first NMOS transistor NM1 is turned on according to the fuse information INF_FS. Is turned on or turned off. Then, the latching unit 221 latches a value corresponding to the turn-on or turn-off of the first NMOS transistor NM1. That is, when the fuse information INF_FS is logic 'low', the first NMOS transistor NM1 is turned off, and the latching unit 221 sets the logic 'high' corresponding to the supply power supply voltage VDD in the precharged state to And outputs a logic 'low' which is inverted. When the fuse information INF_FS is logic high, the first NMOS transistor NM1 is turned on and the latching unit 221 latches the logic low corresponding to the ground power supply voltage VSS, And outputs a logic high.

도 4 는 도 2 의 공통 프리차징부(240)와 다수의 퓨즈 정보 래칭부(220)의 연결 관계를 설명하기 위한 회로도이다.FIG. 4 is a circuit diagram for explaining a connection relationship between the common precharging unit 240 of FIG. 2 and a plurality of fuse information latching units 220.

도 4 에서 볼 수 있듯이, 공통 프리차징부(240)는 다수의 퓨즈 정보(INF_FS<1:n>)를 입력받는 다수의 퓨즈 정보 래칭부(220)에 대응하여 제1 PMOS 트랜지스터(PM1) 하나만 공통으로 배치된다. 4, the common precharging unit 240 includes a first PMOS transistor PM1 corresponding to a plurality of fuse information latching units 220 receiving a plurality of fuse information INF_FS <1: n> Respectively.

따라서, 본 발명의 실시예에 따른 퓨즈 회로는 다수의 퓨즈 정보 래칭부(220)가 퓨즈의 컷팅 여부에 대응하는 다수의 퓨즈 정보(INF_FS<1:n>)를 입력받아 이를 래칭하여 출력하는 것이 가능하고, 다수의 퓨즈 정보 래칭부(220)가 제1 PMOS 트랜지스터(PM1)를 공통으로 사용하여 퓨즈 회로의 면적을 최소화하는 것이 가능하다.Accordingly, in the fuse circuit according to the embodiment of the present invention, a plurality of fuse information latching units 220 receives a plurality of fuse information INF_FS <1: n> corresponding to whether or not the fuse is cut, And it is possible that a plurality of fuse information latching units 220 commonly use the first PMOS transistor PM1 to minimize the area of the fuse circuit.

도 5 는 본 발명의 실시예에 따른 리페어 퓨즈 회로를 설명하기 위한 블록도이다.5 is a block diagram illustrating a repair fuse circuit according to an embodiment of the present invention.

도 5 를 참조하면, 리페어 퓨즈 회로는 퓨즈 어레이(510)와, 다수의 리던던시 어드레스 래칭부(520), 및 활성화 제어부(530)를 구비한다.Referring to FIG. 5, the repair fuse circuit includes a fuse array 510, a plurality of redundancy address latching units 520, and an activation control unit 530.

퓨즈 어레이(510)는 다수의 퓨즈를 구비하며 이 다수의 퓨즈의 컷팅 여부에 따라 그에 대응하는 리페어 대상 어드레스(INF_FS_ADD<1:13>)를 출력한다. 설명의 편의를 위하여 리페어 대상 어드레스(INF_FS_ADD<1:13>)는 13 비트로 이루어지는 것을 일례로 한다.The fuse array 510 has a plurality of fuses and outputs a repair target address (INF_FS_ADD <1:13>) corresponding to whether the plurality of fuses are cut or not. For convenience of description, the repair target address (INF_FS_ADD <1:13>) is made up of 13 bits as an example.

다수의 리던던시 어드레스 래칭부(520)는 다수의 인에이블 신호(EN<1:n>)에 응답하여 리페어 대상 어드레스(INF_FS_ADD<1:13>)를 래칭하기 위한 것으로, 어드레스 래칭부(521)와 공통 활성화부(522)를 구비한다.The redundancy address latching unit 520 is for latching the repair target address INF_FS_ADD <1:13> in response to a plurality of enable signals EN <1: n>, and includes an address latching unit 521, And a common activation unit 522.

여기서, 어드레스 래칭부(521)는 리페어 대상 어드레스(INF_FS_ADD<1:13>)를 각각 래칭하기 위하여 13 개의 래칭부(도시되지 않음, 도 6 참조)를 구비한다. 그리고, 공통 활성화부(522)는 13 개의 래칭부의 활성화 동작 구간을 공통으로 제어 하기 위한 것으로, 13 개의 래칭부에 대응하여 하나의 공통 활성화부(522)를 구비한다.Here, the address latching unit 521 has thirteen latching units (not shown, see FIG. 6) for latching the repair target address INF_FS_ADD <1:13>, respectively. The common activation unit 522 is for controlling the activation operation period of the 13 latching units in common, and has one common activation unit 522 corresponding to 13 latching units.

마지막으로, 활성화 제어부(530)는 공통 활성화부(522)의 활성화 동작을 제어 하기 위한 다수의 인에이블 신호(EN<1:n>)를 생성한다. 여기서, n 은 자연수 이며, 다수의 리던던시 어드레스 래칭부(520)는 n 개의 리던던시 어드레스 래칭부를 구비한다.Finally, the activation control unit 530 generates a plurality of enable signals EN <1: n> for controlling the activation operation of the common activation unit 522. Here, n is a natural number, and the plurality of redundancy address latching units 520 include n redundancy address latching units.

본 발명의 실시예에 따른 리페어 퓨즈 회로는 리페어 대상 어드레스(INF_FS_ADD<1:13>)를 저장하기 위한 다수의 래칭부에 대응하여 하나의 공통 활성화부(522)를 구비한다.The repair fuse circuit according to the embodiment of the present invention includes one common activation unit 522 corresponding to a plurality of latching units for storing the repair target address INF_FS_ADD <1:13>.

도 6 은 도 5 의 다수의 리던던시 어드레스 래칭부(520)를 설명하기 위한 회로도이다. 설명의 편의를 위하여, 다수의 리던던시 어드레스 래칭부(520) 중 하나의 리던던시 어드레스 래칭부를 대표로 설명하기로 한다.6 is a circuit diagram for explaining a plurality of redundancy address latching units 520 of FIG. For convenience of explanation, one redundancy address latching unit of the plurality of redundancy address latching units 520 will be described as a representative.

도 6 을 참조하면, 리던던시 어드레스 래칭부는 어드레스 래칭부(521)와, 공통 활성화부(522)를 구비한다.Referring to FIG. 6, the redundancy address latching section includes an address latching section 521 and a common activation section 522.

어드레스 래칭부(521)는 제1 내지 제13 어드레스 래칭부(610, 620, ... , 630)를 구비하며, 제1 내지 제13 어드레스 래칭부(610, 620, ... , 630) 각각은 리페어 대상 어드레스(INF_FS_ADD<1:13>) 각각을 입력받아 래칭한다. 이어서, 공통 활성화부(522)는 활성화 제어부(530, 도 5 참조)에서 출력되는 다수의 인에이블 신호(EN<1:n>) 중 제1 인에이블 신호(EN<1>)에 응답하여 제1 내지 제13 어드레스 래칭부(610, 620, ... , 630)의 활성화 동작 구간을 제어한다.The address latching unit 521 includes first to thirteenth address latching units 610, 620, ..., and 630 and first to thirteenth address latching units 610, 620, ..., and 630 (INF_FS_ADD < 1:13 >) are received and latched. The common activation unit 522 is responsive to the first enable signal EN <1> of the plurality of enable signals EN <1: n> output from the activation control unit 530 1 to thirteenth address latching units 610, 620, ..., 630.

본 발명의 실시예에 따른 리페어 퓨즈 회로는 리페어 대상 어드레스(INF_FS_ADD<1:13>)를 입력받아 이를 래칭하여 출력하는 것이 가능하다. 그리고, 제1 내지 제13 어드레스 래칭부(610, 620, ... , 630)가 제2 NMOS 트랜지스터(NM2)를 공통으로 사용하여 리페어 퓨즈 회로의 면적을 최소화하는 것이 가능하다.The repair fuse circuit according to the embodiment of the present invention can receive the repair target address INF_FS_ADD <1:13>, latch it, and output it. It is possible to minimize the area of the repair fuse circuit by using the first to thirteenth address latching portions 610, 620, ..., and 630 in common with the second NMOS transistor NM2.

이하, 설명의 편의를 위하여 제1 내지 제13 어드레스 래칭부(610, 620, ..., 630) 중 제1 어드레스 래칭부(610)를 대표로 살펴보기로 한다.Hereinafter, a first address latching unit 610 among the first to thirteenth address latching units 610, 620, ..., and 630 will be described as a representative for convenience of explanation.

제1 어드레스 래칭부(610)는 리셋 신호(RST)를 입력받는 제1 PMOS 트랜지스터(PM1)와, 제1 리페어 대상 어드레스(INF_FS_ADD<1>)를 입력받는 제1 NMOS 트랜지스터(NM1)와, 래칭부(611)를 구비한다. 그리고, 공통 활성화부(522)는 제1 인에이블 신호(EN<1>)를 입력받는 제2 NMOS 트랜지스터(NM2)를 구비한다.The first address latching unit 610 includes a first PMOS transistor PM1 receiving a reset signal RST, a first NMOS transistor NM1 receiving a first repair target address INF_FS_ADD <1> (611). The common activation unit 522 includes a second NMOS transistor NM2 receiving the first enable signal EN <1>.

여기서, 제1 PMOS 트랜지스터(PM1)와, 제1 및 제2 NMOS 트랜지스터(NM1, NM2)와, 래칭부(611)의 구성은 도 3 의 회로 구성과 비교하여 퓨즈 정보(INF_FS) 대신에 리페어 대상 어드레스(INF_FS_ADD)를 인가받는 것이 다르며 회로 동작은 서로 유사하다. 즉, 제1 어드레 래칭부(610)는 리셋 동작 이후 제1 인에이블 신호(EN<1>)에 응답하여 활성화되며 입력되는 제1 리페어 대상 어드레스(INF_FS_ADD<1>)를 래칭한다.The configuration of the first PMOS transistor PM1, the first and second NMOS transistors NM1 and NM2 and the latching unit 611 is different from that of the circuit configuration of FIG. 3 in that a repair target Receiving the address INF_FS_ADD is different, and the circuit operation is similar to each other. That is, the first address latching unit 610 activates in response to the first enable signal EN <1> after the reset operation and latches the input first repair target address INF_FS_ADD <1>.

한편, 제1 내지 제13 어드레스 래칭부(610, 620, ..., 630) 각각은 위와 같은 동작을 수행한다. 즉, 제1 내지 제13 어드레스 래칭부(610, 620, ..., 630)는 제1 인에이블 신호(EN<1>)에 응답하여 활성화되며 입력되는 제1 내지 제13 리페어 대상 어드레스(INF_FS_ADD<1:13>)를 래칭한다.Each of the first to thirteenth address latching units 610, 620, ..., 630 performs the above operation. That is, the first to thirteenth address latching units 610, 620, ..., 630 are activated in response to the first enable signal EN < 1 >, and the first to thirteenth repair target addresses INF_FS_ADD <1:13>).

다시 도 5 를 참조하면, 다수의 리던던시 어드레스 래칭부(520) 각각은 도 6 과 같은 구성을 가지며, 활성화 제어부(530)에서 출력되는 다수의 인에이블 신호(EN<1:n>)에 응답하여 활성화 구간이 제어된다.Referring again to FIG. 5, each of the redundancy address latching units 520 has a configuration as shown in FIG. 6, and in response to a plurality of enable signals EN <1: n> output from the activation control unit 530 The activation interval is controlled.

본 발명의 실시예에 따른 리페어 퓨즈 회로는 다수의 리던던시 어드레스 래칭부(520) 각각이 어드레스 래칭부(521)와 공통 활성화부(522)를 구비하고 있으며, 특히, 공통 활성화부(522)는 어드레스 래칭부(521)에 구비되는 다수의 래칭부에 대응하여 하나만 공통으로 배치된다.Each of the redundancy address latching units 520 includes an address latching unit 521 and a common activation unit 522. Particularly, the common activation unit 522 includes an address latching unit 521, Only one of them is disposed in common to correspond to a plurality of latching units provided in the latching unit 521. [

전술한 본 발명의 실시예에 따른 퓨즈 회로와 리페어 퓨즈 회로는 공통으로 동작하는 부분을 하나의 공통 회로로 구성함으로써 해당 회로의 면적을 최소화하는 것이 가능하다.
The fuse circuit and the repair fuse circuit according to the above-described embodiments of the present invention can constitute a common circuit portion as one common circuit, so that the area of the circuit can be minimized.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
In addition, the logic gates and transistors exemplified in the above-described embodiments must be implemented in different positions and types according to the polarity of input signals.

210 : 퓨즈 어레이
220 : 다수의 퓨즈 정보 래칭부
230 : 활성화 제어부
240 : 공통 프리차징부210: Fuse array
220: a plurality of fuse information latching units
230:
240: Common precharging unit

Claims (10)

다수의 퓨즈를 구비하는 퓨즈 어레이;
상기 퓨즈 어레이에서 출력되는 상기 다수의 퓨즈의 컷팅 정보 각각을 래칭하기 위한 다수의 퓨즈 정보 래칭부; 및
상기 다수의 퓨즈 정보 래칭부의 공통 동작을 수행하기 위한 공통 구동부
를 포함하는 것을 특징으로 하는 퓨즈 회로.
A fuse array having a plurality of fuses;
A plurality of fuse information latching units for latching cutting information of the plurality of fuses output from the fuse array; And
A common driver for performing a common operation of the plurality of fuse information latching units,
And a fuse circuit.
제1항에 있어서,
상기 공통 구동부는 상기 다수의 퓨즈 정보 래칭부의 프리차징 동작을 수행하기 위한 프리차징부를 포함하는 것을 특징으로 하는 퓨즈 회로.
The method according to claim 1,
Wherein the common driver includes a precharging unit for performing a precharging operation of the plurality of fuse information latching units.
제1항에 있어서,
상기 공통 구동부는 상기 다수의 퓨즈 정보 래칭부 각각과 프리차지 전압단 사이에 배치되어 프리차징 동작시 상기 다수의 퓨즈 정보 래칭부 각각과 상기 프리차지 전압단을 연결하기 위한 스위치를 구비하는 것을 특징으로 하는 퓨즈 회로.
The method according to claim 1,
Wherein the common driver includes a switch for connecting each of the plurality of fuse information latching units and the precharge voltage stage during a precharging operation, the switch being disposed between each of the plurality of fuse information latching units and the precharge voltage stage, Fuse circuit.
제1항에 있어서,
상기 다수의 퓨즈 정보 래칭부의 활성화를 제어하기 위한 활성화 제어부를 더 구비하는 퓨즈 회로.
The method according to claim 1,
And an activation control unit for controlling activation of the plurality of fuse information latching units.
제4항에 있어서,
상기 다수의 퓨즈 정보 래칭부 각각은 상기 활성화 제어부의 출력 신호에 응답하여 상기 컷팅 정보 각각을 해당 퓨즈 정보 래칭부에 래칭하는 것을 특징으로 하는 퓨즈 회로.
5. The method of claim 4,
Wherein each of the plurality of fuse information latching units latches each of the cutting information in a corresponding fuse information latching unit in response to an output signal of the activation control unit.
리페어 대상 어드레스를 저장하기 위한 퓨즈 어레이;
다수의 래칭부를 포함하며, 상기 리페어 대상 어드레스를 상기 다수의 래칭부에 래칭하기 위한 어드레스 래칭부; 및
상기 다수의 래칭부의 활성화 동작 구간을 공통으로 제어하기 위한 공통 활성화부
를 구비하는 리페어 퓨즈 회로.
A fuse array for storing a repair target address;
An address latching unit including a plurality of latching units, for latching the repair target address to the plurality of latching units; And
A common activation unit for commonly controlling the activation operation periods of the plurality of latching units;
And the repair fuse circuit.
제6항에 있어서,
상기 어드레스 래칭부와 상기 공통 활성화부를 하나의 단위 회로로 하는 리던던시 어드레스 래칭부를 다수 구비하는 것을 특징으로 하는 리페어 퓨즈 회로.
The method according to claim 6,
And a redundancy address latching section that uses the address latching section and the common activation section as one unit circuit.
제7항에 있어서,
상기 공통 활성화부의 활성화를 제어하기 위한 활성화 제어부를 더 구비하는 리페어 퓨즈 회로.
8. The method of claim 7,
And an activation control section for controlling activation of the common activation section.
제8항에 있어서,
상기 다수의 래칭부는 상기 공통 활성화부의 활성화 동작에 따라 상기 리페어 대상 어드레스를 래칭하는 것을 특징으로 하는 리페어 퓨즈 회로.
9. The method of claim 8,
Wherein the plurality of latching units latch the repair target address in accordance with an activation operation of the common activation unit.
제6항에 있어서,
상기 다수의 래칭부는 상기 리페어 대상 어드레스에 대응하는 개수를 구비하는 것을 특징으로 하는 리페어 퓨즈 회로.The method according to claim 6,
Wherein the plurality of latching units have a number corresponding to the repair target address.
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