KR100279729B1 - Stacked Chip Inductors - Google Patents
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Abstract
본 발명의 적층형 칩 인덕터는 코일의 역할을 하는 전극 패턴이 형성되어 있고 상기 전극 패턴과 연결되는 비어홀을 가지고 있으며 차례로 쌓여 있는 다수의 제1 세라믹 시트가 형성되어 있으며, 이 다수의 제1 세라믹 시트의 위, 아래에 각각 외부와 전기적으로 연결하기 위한 전극 패턴을 가지는 제2 및 제3 세라믹 시트가 형성되어 있다. 그리고, 제2 및 제3 세라믹 시트의 위, 아래에 각각 위, 아래에 각각 제1 및 제2 전자파 차폐용 금속 패턴을 가지고 있는 제4 및 제5 세라믹 시트가 형성되어 있다.In the multilayer chip inductor of the present invention, an electrode pattern serving as a coil is formed, and a plurality of first ceramic sheets are formed, which have a via hole connected to the electrode pattern, and are stacked in sequence. Above and below, second and third ceramic sheets having electrode patterns for electrically connecting with the outside, respectively, are formed. Fourth and fifth ceramic sheets each having first and second electromagnetic wave shielding metal patterns are formed above and below the second and third ceramic sheets, respectively.
이때, 제1 및 제2 전자파 차폐용 금속 패턴은 코일의 중심부에 생기는 전자파를 차폐하므로, 본 발명에 따르면 적층형 칩 인덕터 제조 시 코일의 방향을 나타내는 마킹을 할 필요가 없다.In this case, since the first and second electromagnetic shielding metal patterns shield electromagnetic waves generated at the center of the coil, the present invention does not require marking indicating the direction of the coil when the multilayer chip inductor is manufactured.
Description
본 발명은 인덕터에 관한 것으로서, 특히 적층형 칩 인덕터에 관한 것이다.The present invention relates to inductors, and more particularly to stacked chip inductors.
인덕터는 저항(resistor), 커패시터(capacitor)와 더불어 전자 회로를 이루는 3대 수동 부품 중의 하나로서, 노이즈(noise) 제거나 LC 공진 회로를 이루는 부품으로 사용된다.An inductor is one of the three passive components that make up an electronic circuit, together with a resistor and a capacitor, and is used as a component to remove noise or form an LC resonant circuit.
인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있으며, 이중에서도 적층형이 널리 보급되어 가고 있는 추세이다.Inductors can be classified into various types such as stacked type, winding type, thin film type, etc., and stacked type is being widely used.
그러면, 첨부한 도면을 참고로 하여 종래의 적층형 칩 인덕터의 구조에 대하여 설명한다.Next, a structure of a conventional stacked chip inductor will be described with reference to the accompanying drawings.
도 1은 종래 적층형 칩 인덕터의 분해 사시도이다.1 is an exploded perspective view of a conventional stacked chip inductor.
도1에 도시한 바와 같이, 종래의 적층형 칩 인덕터는 단자(terminal) 패턴이 형성되어 있는 두 세라믹 (페라이트 또는 저유전율) 시트(sheet)(20, 60)와, 이들 세라믹 시트(20, 60) 사이에 코일을 형성하기 위한 금속 패턴(이하, '코일 패턴'이라 함)이 형성되어 있는 세라믹 시트(30, 40, 50)가 있다. 그리고, 상기 세라믹 시트(20,30, .. 60)를 가운데 두고 양쪽으로 금속 패턴이 없는 다수의 세라믹 시트(10, 70)가 적층되어 있다.As shown in Fig. 1, a conventional stacked chip inductor includes two ceramic (ferrite or low dielectric constant) sheets 20 and 60 in which a terminal pattern is formed, and these ceramic sheets 20 and 60. There are ceramic sheets 30, 40, and 50 in which metal patterns (hereinafter, referred to as 'coil patterns') for forming coils are formed therebetween. In addition, a plurality of ceramic sheets 10 and 70 having no metal pattern on both sides of the ceramic sheets 20 and 30 and.
도 1에서, 세라믹 시트(20, 60)에는 외부와 전기적으로 연결하기 위한 단자 패턴(21, 61)과 코일 패턴(22, 62)이 형성되어 있으며, 세라믹 시트(20)의 코일 패턴(22)의 끝에는 비어홀(23)이 형성되어 있다.In FIG. 1, the terminal patterns 21 and 61 and the coil patterns 22 and 62 for electrically connecting to the outside are formed on the ceramic sheets 20 and 60, and the coil patterns 22 of the ceramic sheet 20 are formed. At the end of the via hole 23 is formed.
세라믹 시트(30, 40, 50)에는 세라믹 시트의 가장자리를 따라 코일 패턴(31, 41, 51)이 형성되어 있으며, 코일 패턴의 끝에는 비어홀(32, 42, 52)이 형성되어 있다.In the ceramic sheets 30, 40, and 50, coil patterns 31, 41, and 51 are formed along edges of the ceramic sheet, and via holes 32, 42, and 52 are formed at the end of the coil pattern.
이들 비어홀(23, 32, 42, ...,52) 안에는 도전성 페이스트(paste)가 채워져 있어, 각 시트(20, 30, 40, 50, 60)에 형성된 코일 패턴이 도전성 페이스트를 통하여 연결된다. 따라서, 비어홀을 통해 연결된 이들 코일 패턴은 코일을 형성하므로, 인덕턴스 값이 구현된다. 이 때, 인덕턴스의 값은 코일 패턴의 길이, 코일의 감긴 횟수, 코일 패턴의 폭(면적)에 의해 결정된다.These via holes 23, 32, 42, ..., 52 are filled with a conductive paste, and coil patterns formed in the sheets 20, 30, 40, 50, and 60 are connected through the conductive paste. Therefore, these coil patterns connected through the via holes form a coil, so that the inductance value is realized. At this time, the value of the inductance is determined by the length of the coil pattern, the number of turns of the coil, and the width (area) of the coil pattern.
한편, 도1에 도시한 적층형 칩 인덕터는 외부로부터 터미널 단자에 전기적인 신호가 인가되면 코일의 중심부를 통해 자기장이 형성된다. 이때, 특히 외부로부터 인가되는 전기적인 신호가 고주파 신호인 경우에는 코일의 중심부에는 노이즈 성분인 전자파가 발생되어, 적층형 칩 인덕터의 인접 부품에 영향을 미치게 된다.On the other hand, in the multilayer chip inductor shown in FIG. 1, when an electric signal is applied to the terminal terminal from the outside, a magnetic field is formed through the center of the coil. At this time, especially when the electrical signal applied from the outside is a high frequency signal, electromagnetic waves, which are noise components, are generated in the center of the coil, thereby affecting adjacent components of the stacked chip inductor.
따라서, 도1에 도시한 적층형 칩 인덕터를 인쇄 회로 기판(printed circuit board; 이하 'PCB'라 함) 위에 적층하는 경우에는, 인접 부품에 미치는 노이즈 영향을 감소시키기 위해 코일의 중심 방향이 위쪽을 향하도록 해야한다.Therefore, when the stacked chip inductor shown in FIG. 1 is stacked on a printed circuit board (hereinafter, referred to as a 'PCB'), the center direction of the coil is directed upward in order to reduce noise effects on adjacent components. Should do it.
이를 위해서는 적층형 칩 인덕터 생산시 코일의 중심 방향을 표시하기 위한 마킹(marking)이 필요하며, 각각의 특성 선별 및 제품 포장 시 시각(visual) 검사가 이루어져야 하므로, 생산성의 저하를 초래한다는 문제점이 있다.To this end, marking for marking the center direction of the coil is required in the production of the multilayer chip inductor, and visual inspection must be performed when selecting the characteristics of each product and packaging, resulting in a decrease in productivity.
이와 같은 문제점을 해결하기 위해 도2에 도시한 적층형 칩 인덕터의 구조가 종래 개발되었다.In order to solve such a problem, the structure of the multilayer chip inductor shown in FIG. 2 has been conventionally developed.
도2에 도시한 적층형 칩 인덕터의 구조는 단자 패턴(80)이 양 쪽 끝면에 형성되어 있으며, 단자 패턴 사이에 코일(80)이 형성되어 있다. 이때, 코일은 양 단자 방향으로 감겨 있다. 이 적층형 칩 인덕터는 다수의 비어홀(도시하지 않음)과 코일 패턴(또는 단자 패턴)이 형성되어 있는 세라믹 시트를 위 방향(도2를 기준으로 하는 경우)으로 적층하여 형성한 것이다In the structure of the stacked chip inductor shown in Fig. 2, the terminal patterns 80 are formed at both end surfaces, and the coils 80 are formed between the terminal patterns. At this time, the coil is wound in both terminal directions. The multilayer chip inductor is formed by stacking a ceramic sheet in which a plurality of via holes (not shown) and a coil pattern (or terminal pattern) are formed in the above direction (when referring to FIG. 2).
도2에 도시한 적층형 칩 인덕터의 구조에서는 코일의 중심 부분에 양 단자 패턴이 형성되어 있기 때문에, 코일의 중심부에 전자파가 생성되는 경우 단자 패턴이 전자파를 차폐시키는 역할을 한다. 따라서, 인접 부품에 전자파에 의한 영향을 감소시킬 수 있으므로, 적층형 칩 인덕터를 PCB에 장착하는 경우에 장착 방향이 제한 받지 않으며, 이에 따라 마킹이 불필요하다는 장점이 있다.In the structure of the stacked chip inductor shown in FIG. 2, since both terminal patterns are formed at the center of the coil, the terminal pattern serves to shield the electromagnetic waves when electromagnetic waves are generated in the center of the coil. Therefore, since the influence of electromagnetic waves on the adjacent components can be reduced, the mounting direction is not limited when the stacked chip inductor is mounted on the PCB, and thus, marking is unnecessary.
그러나, 도2에 도시한 종래의 적층형 칩 인덕터는 세라믹 시트에 형성되는 비어홀의 수가 많아지고, 또한 높은 적층 정밀도가 요구되어 지기 때문에 생산 수율의 저하 및 생산성이 저하된다는 문제점이 있다. 또한, 코일 패턴의 단면적이 도1에 도시한 적층형 칩 인덕터에 비해 작고, 코일을 감는 횟수가 한정되므로 인덕턴스 값이 제한된다는 문제점이 있다.However, the conventional multilayer chip inductor shown in Fig. 2 has a problem in that the number of via holes formed in the ceramic sheet increases, and high lamination accuracy is required, resulting in a decrease in production yield and productivity. In addition, there is a problem that the cross-sectional area of the coil pattern is smaller than that of the stacked chip inductor shown in FIG. 1 and the inductance value is limited because the number of windings of the coil is limited.
본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하기 위한 것으로서, 마킹이 필요 없으며, 인덕턴스 값을 크게 만들 수 있는 적층형 칩 인덕터를 제조하기 위한 것이다.The technical problem to be solved by the present invention is to solve this problem, and there is no need for marking, and to manufacture a multilayer chip inductor capable of increasing inductance.
도 1은 종래의 적층형 칩 인덕터의 분해 사시도이다.1 is an exploded perspective view of a conventional stacked chip inductor.
도 2는 종래의 적층형 칩 인덕터의 구조도이다.2 is a structural diagram of a conventional stacked chip inductor.
도 3내지 도 5는 각각 본 발명의 제1 내지 제3 실시예에 따른 적층형 칩 인덕터의 분해 사시도이다.3 to 5 are exploded perspective views of the stacked chip inductors according to the first to third embodiments of the present invention, respectively.
이러한 과제를 달성하기 위하여 본 발명에서는 코일의 중심부에 생기는 전자파를 차폐하기 위한 금속 패턴이 형성된 세라믹 시트를 단자 패턴이 형성된 세라믹 시트의 위, 아래에 형성한다.In order to achieve the above object, in the present invention, a ceramic sheet having a metal pattern for shielding electromagnetic waves generated in the center of the coil is formed above and below the ceramic sheet on which the terminal pattern is formed.
구체적으로 본 발명에 따른 적층형 칩 인덕터에는Specifically, the stacked chip inductor according to the present invention
코일의 역할을 하는 전극 패턴이 형성되어 있고 상기 전극 패턴과 연결되는 비어홀을 가지고 있으며 차례로 쌓여 있는 다수의 제1 세라믹 시트가 형성되어 있으며, 상기 다수의 제1 세라믹 시트의 위, 아래에 각각 외부와 전기적으로 연결하기 위한 전극 패턴을 가지는 제2 및 제3 세라믹 시트가 형성되어 있다. 이때, 상기 비어 홀에는 도전성 페이스트가 충진되어 있으며, 이 도전성 페이스트에 의해 상기 전극 패턴은 서로 연결된다. 상기 제2 및 제3 세라믹 시트의 위, 아래에 각각 제1 및 제2 전자파 차폐용 금속 패턴을 가지고 있는 제4 및 제5 세라믹 시트가 형성되어 있다.An electrode pattern serving as a coil is formed and has a via hole connected to the electrode pattern, and a plurality of first ceramic sheets stacked in sequence are formed, respectively, above and below each of the plurality of first ceramic sheets. Second and third ceramic sheets having electrode patterns for electrically connecting are formed. In this case, a conductive paste is filled in the via hole, and the electrode patterns are connected to each other by the conductive paste. Fourth and fifth ceramic sheets having first and second electromagnetic wave shielding metal patterns are formed above and below the second and third ceramic sheets, respectively.
여기서, 상기 제2 및 제4 세라믹 시트와, 상기 제3 및 제4 세라믹 시트의 사이에는 각각 전극 패턴이 형성되어 있지 않은 제6 및 제7 세라믹 시트가 형성되어 있는 것이 바람직하며, 또한 상기 제4 및 제5 세라믹 시트의 위, 아래에 각각 전극 패턴이 형성되어 있지 않은 제8 및 제9 세라믹 시트가 형성되어 있는 것이 바람직하다.Here, it is preferable that the sixth and seventh ceramic sheets in which no electrode pattern is formed are formed between the second and fourth ceramic sheets and the third and fourth ceramic sheets, respectively, and the fourth And the eighth and ninth ceramic sheets in which the electrode patterns are not formed above and below the fifth ceramic sheet, respectively.
또한, 상기 제1 및 제2 전자파 차폐용 금속 패턴은 각각 상기 제4 및 제5 세라믹 시트의 마주보는 두 변에 동시에 연결되지 않은 것이 바람직하다.In addition, the first and second electromagnetic shielding metal patterns are preferably not simultaneously connected to two opposite sides of the fourth and fifth ceramic sheets, respectively.
이를 위해, 상기 제1 및 제2 전자파 차폐용 금속 패턴은 각각 상기 제4 및 제5 세라믹 시트의 제1 변에 연결되며 상기 제1 변과 마주 보는 제2 변에는 연결되지 않을 수 있으며, 또한 각각 상기 제4 및 제5 세라믹 시트의 어는 변에도 연결되지 않을 수 있다. 또한, 상기 제1 및 제2 전자파 차폐용 금속 패턴은 각각 상기 제4 및 제5 세라믹 시트의 제1 변에 연결되는 제1 패턴과, 상기 제1 변과 마주 보는 제2 변에 연결되며 상기 제1 패턴과 분리되어 있는 제2 패턴으로 이루어질 수도 있다.To this end, the first and second electromagnetic shielding metal patterns may be connected to first sides of the fourth and fifth ceramic sheets, respectively, and may not be connected to second sides facing the first side. Some of the fourth and fifth ceramic sheets may not be connected to sides. The first and second electromagnetic shielding metal patterns may be connected to a first pattern connected to first sides of the fourth and fifth ceramic sheets, and to a second side facing the first side. It may also consist of a second pattern separated from one pattern.
그러면, 본 발명의 실시예에 따른 적층형 인덕터에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 첨부한 도면을 참고로 하여 상세히 설명한다.Then, the multilayer inductor according to the embodiment of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
도3은 본 발명의 제1 실시예에 따른 적층형 칩 인덕터의 분해 사시도를 나타낸다.3 is an exploded perspective view of a stacked chip inductor according to a first exemplary embodiment of the present invention.
도3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 적층형 칩 인덕터는 단자 패턴이 형성되어 있는 두 세라믹 시트(110, 120)와, 두 세라믹 시트 사이에 코일을 형성하기 위한 금속 패턴이 형성되어 있는 세라믹 시트(210, 220, 230)와, 각각 두 세라믹 시트(110, 120)를 세라믹 시트를 가운데에 두고 형성되며 금속 패턴이 없는 세라믹 시트(320, 330)가 형성되어 있다. 그리고, 세라믹 시트(320, 330)의 위, 아래 방향으로 전자파를 차폐하기 위한 금속 패턴이 형성되어 있는 세라믹 시트(410, 420)와, 금속 패턴이 없는 세라믹 시트(310, 340)가 형성되어 있다. 도3에서, 세라믹 시트(310, 320, 330, 340)는 각각 다수의 세라믹 시트로 이루어질 수도 있다.As shown in FIG. 3, the multilayer chip inductor according to the first exemplary embodiment of the present invention has two ceramic sheets 110 and 120 having a terminal pattern formed thereon, and a metal pattern for forming a coil between the two ceramic sheets. The formed ceramic sheets 210, 220, and 230, and the two ceramic sheets 110 and 120, respectively, are formed with the ceramic sheet in the center, and ceramic sheets 320 and 330 having no metal pattern are formed. In addition, ceramic sheets 410 and 420 having metal patterns for shielding electromagnetic waves in the up and down directions of the ceramic sheets 320 and 330, and ceramic sheets 310 and 340 having no metal patterns are formed. . In FIG. 3, the ceramic sheets 310, 320, 330, and 340 may each consist of a plurality of ceramic sheets.
도3에서, 세라믹 시트(110, 120)에는 외부와 전기적으로 연결하기 위한 단자 패턴과 코일 패턴(111, 121)이 형성되어 있으며, 세라믹 시트(110)의 코일 패턴(111)의 끝에는 비어홀(112)이 형성되어 있다.In FIG. 3, the terminal patterns and the coil patterns 111 and 121 for electrically connecting to the outside are formed in the ceramic sheets 110 and 120, and the via holes 112 are formed at the ends of the coil patterns 111 of the ceramic sheet 110. ) Is formed.
세라믹 시트(210, 220, 230)에는 세라믹 시트의 가장자리를 따라 코일 패턴(211, 221, 231)이 형성되어 있으며, 코일 패턴의 끝에는 비어홀(212, 222, 232)이 형성되어 있다.Coil patterns 211, 221, and 231 are formed in the ceramic sheets 210, 220, and 230 along edges of the ceramic sheet, and via holes 212, 222, and 232 are formed at the ends of the coil patterns.
이들 비어홀(112, 212, 222, 232) 안에는 도전성 페이스트(paste)가 채워져 있어, 각 시트에 형성된 코일 패턴이 도전성 페이스트를 통하여 연결된다.Conductive pastes are filled in these via holes 112, 212, 222, and 232, and coil patterns formed on the sheets are connected through the conductive pastes.
세라믹 시트(410, 420)에는 코일의 중심부에서 발생하는 전자파를 차폐하기 위한 금속 패턴(411, 421)이 형성되어 있는데, 이 금속 패턴은 각각 세라믹 시트(410, 420)의 한쪽 변에 연결되며, 이 변의 반대 방향의 변에는 연결되어 있지 않다. 또한, 이들 금속 패턴(411, 421)은 세라믹 시트(320, 330)에 의해 단자 패턴(111, 121)과 절연되며, 세라믹 시트(310, 340)에 의해 외부와 절연된다.In the ceramic sheets 410 and 420, metal patterns 411 and 421 are formed to shield electromagnetic waves generated at the center of the coil, and the metal patterns are connected to one side of the ceramic sheets 410 and 420, respectively. It is not connected to the side opposite to this side. In addition, these metal patterns 411 and 421 are insulated from the terminal patterns 111 and 121 by the ceramic sheets 320 and 330, and are insulated from the outside by the ceramic sheets 310 and 340.
한편, 도2에 도시한 본 발명의 제1 실시예에서는 금속 패턴을 절연시키기 위해, 세라믹 시트(320, 330, 310, 340)를 사용하였으나 이를 사용하지 않고 절연시켜도 무방하다. (예컨대, 금속 패턴이 형성된 세라믹 시트를 절연이 가능할 정도로 두껍게 형성할 수도 있다.)Meanwhile, in the first embodiment of the present invention illustrated in FIG. 2, ceramic sheets 320, 330, 310, and 340 are used to insulate the metal pattern, but may be insulated without using them. (For example, the ceramic sheet on which the metal pattern is formed may be formed thick enough to insulate.)
이하에서는 본 발명의 제1 실시예에 따른 적층형 칩 인덕터의 구조의 동작을 설명한다.Hereinafter, the operation of the structure of the stacked chip inductor according to the first embodiment of the present invention will be described.
먼저, 외부로부터 단자 패턴(111, 121)에 전기적인 신호가 인가되면, 적층형 칩 인덕터는 코일의 감긴 수, 코일의 단면적에 의해 결정되는 인덕턴스 값에 의해 인가된 전기적인 신호를 필터링하거나 공진시킨다.First, when an electrical signal is applied to the terminal patterns 111 and 121 from the outside, the stacked chip inductor filters or resonates the applied electrical signal by an inductance value determined by the number of coils wound and the cross-sectional area of the coil.
이 때, 외부로부터 인가되는 전기적인 신호가 고주파인 경우 코일의 중심부에 고주파의 잡음 성분인 전자파가 발생하게 되는 데, 이 전자파는 금속 패턴(411, 421)에 의해 차폐된다. 따라서, 인덕터의 외부로 나가는 전자파가 감소하게 된다. 이때, 금속 패턴이 차지하는 면적이 클수록 전자파 차폐가 효과적으로 된다.At this time, when the electrical signal applied from the outside is a high frequency, an electromagnetic wave that is a high frequency noise component is generated in the center of the coil, and the electromagnetic wave is shielded by the metal patterns 411 and 421. Therefore, the electromagnetic waves going out of the inductor are reduced. At this time, the larger the area occupied by the metal pattern, the more effective the electromagnetic shielding.
이와 같이, 본 발명의 제1 실시예에서는 코일의 중심부에 형성되는 전자파가 금속 패턴에 의해 차폐되므로, 적층형 칩 인덕터를 PCB에 장착하는 경우에도 인접하는 부품에 전자파에 의한 영향을 끼치지 않게 된다.As described above, in the first embodiment of the present invention, since electromagnetic waves formed at the center of the coil are shielded by the metal pattern, even when the stacked chip inductor is mounted on the PCB, the electromagnetic wave does not affect the adjacent components.
따라서, 인덕터를 제조하는 경우에도 인덕터의 방향을 나타내는 마킹을 할 필요가 없으므로 제조 공정이 간단해진다. 또한, 코일의 단면적이 도2에 도시한 종래의 적층형 칩 인덕터보다도 크고 또한 두 단자 패턴이 형성되어 있는 세라믹 시트 사이에 끼워지는 코일 패턴이 형성되는 세라믹 시트의 수를 조절할 수 있기 때문에 큰 인덕턴스 값을 얻을 수 있다.Therefore, even when the inductor is manufactured, the marking indicating the direction of the inductor does not need to be performed, thereby simplifying the manufacturing process. In addition, since the cross-sectional area of the coil is larger than that of the conventional multilayer chip inductor shown in FIG. 2 and the number of the ceramic sheets in which the coil pattern is inserted between the ceramic sheets in which the two terminal patterns are formed can be adjusted, a large inductance value can be adjusted. You can get it.
한편, 도3에 도시한 본 발명의 제1 실시예에서 금속 패턴(411, 421)은 세라믹 시트의 한쪽 변에 연결되고, 이에 대향하는 다른 쪽 변에는 연결되지 않는 구조를 취하고 있으나, 본 발명의 적층형 칩 인덕터에서 상기 차폐용 금속 패턴은 이와 같은 구조에 한정되지 않으며 다양한 형태의 변경이 가능하다. 이를 도4 및 도5를 참고로 하여 설명한다.Meanwhile, in the first embodiment of the present invention illustrated in FIG. 3, the metal patterns 411 and 421 are connected to one side of the ceramic sheet and not connected to the other side of the ceramic sheet. In the stacked chip inductor, the shielding metal pattern is not limited to the above structure and may be modified in various forms. This will be described with reference to FIGS. 4 and 5.
도4는 본 발명의 제2 실시예에 따른 적층형 칩 인덕터의 분해 사시도를 나타낸다. 도4에서, 도3에 도시한 적층형 칩 인덕터와 동일한 구조는 동일 부호로 나타내었으며, 이에 대한 중복되는 설명은 생략한다.4 is an exploded perspective view of a stacked chip inductor according to a second exemplary embodiment of the present invention. In FIG. 4, the same structure as that of the stacked chip inductor shown in FIG. 3 is denoted by the same reference numeral, and redundant description thereof will be omitted.
도4에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 적층형 칩 인덕터에서 차폐용 금속 패턴(511, 521)은 세라믹 시트(510, 520)의 모든 변에 연결되지 않게 형성되어 있다. 즉, 금속 패턴(511, 521)은 각각 세라믹 시트(510, 520)의 중심부에 형성되어 있다.As shown in FIG. 4, the shielding metal patterns 511 and 521 of the stacked chip inductor according to the second exemplary embodiment of the present invention are not connected to all sides of the ceramic sheets 510 and 520. That is, the metal patterns 511 and 521 are formed at the centers of the ceramic sheets 510 and 520, respectively.
또한, 도5에는 본 발명의 제3 실시예에 따른 적층형 칩 인덕터의 분해 사시도가 도시되어 있는 데, 본 발명의 제3 실시예에 따르면 차폐용 금속 패턴(611,612,621,622)은 각각 세라믹 시트(610, 620)의 마주보는 변에 서로 분리되게 연결된다. 즉, 세라믹 시트에는 서로 분리되어 있는 두 개의 금속 패턴이 각각 마주보는 변에 연결되어 있다.5 is an exploded perspective view of a stacked chip inductor according to a third embodiment of the present invention. According to a third embodiment of the present invention, the shielding metal patterns 611, 612, 621, and 622 are ceramic sheets 610, 620, respectively. On the opposite side of each other). That is, two ceramic patterns separated from each other are connected to opposite sides of the ceramic sheet.
이와 같이, 본 발명의 제1 내지 제3 실시예에 따르면, 차폐용 금속 패턴이 세라믹 시트의 마주보는 변에 동시에 연결되지 않고 있는데 이는 다음과 같은 이유 때문이다.As described above, according to the first to third embodiments of the present invention, the shielding metal pattern is not simultaneously connected to the opposite sides of the ceramic sheet for the following reasons.
도3 내지 도5에 도시한 적층형 칩 인덕터에서 예컨대 단자 패턴(111)에 전기적인 신호가 인가되는 경우, 이 전기적인 신호는 단자 패턴(121)을 통해 외부로 출력된다. 이때, 외부로부터 인가되는 전기적인 신호는 또한 차폐용 금속 패턴(도3 및 도5의 경우)에 전달될 수도 있다. 따라서, 금속 패턴이 세라믹 시트의 마주 보는 두 변에 동시에 연결되는 경우에는 전기적으로 단락이 되게 되므로, 인덕터의 특성이 제대로 나오지 않게 된다.In the multilayer chip inductor shown in FIGS. 3 to 5, for example, when an electrical signal is applied to the terminal pattern 111, the electrical signal is output to the outside through the terminal pattern 121. At this time, an electrical signal applied from the outside may also be transmitted to the shielding metal pattern (in the case of FIGS. 3 and 5). Therefore, when the metal pattern is connected to two opposite sides of the ceramic sheet at the same time is electrically shorted, the characteristics of the inductor will not come out properly.
이상에서 본 발명의 실시예에 대하여 설명하였으나, 본 발명은 상기한 실시예에 한정되는 것이 아니라 그 외의 다양한 변형이나 변경이 가능한 것은 물론이며, 또한 본 발명의 권리 범위도 후술하는 특허 청구 범위에 의해 결정된다.Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various other modifications and changes are possible, and the scope of the present invention is also defined by the claims below. Is determined.
이상에서 설명한 바와 같이, 본 발명의 적층형 칩 인덕터에 따르면 전자파 차폐용 금속 패턴을 형성하여 코일의 중심부에 생기는 전자파를 차폐하기 때문에 인덕터 제조 시 마킹이 필요 없어 제조 공정을 단순화 할 수 있으며, 또한 인덕턴스 값을 크게 만들 수 있다.As described above, according to the multilayer chip inductor according to the present invention, since the metal pattern for shielding electromagnetic waves is formed to shield electromagnetic waves generated in the center of the coil, the marking process is not required when manufacturing the inductor, and the manufacturing process can be simplified, and the inductance value It can make big.
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