KR20000040049A - Chip inductor - Google Patents
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Abstract
Description
본 발명은 적층형 칩(chip) 인덕터(inducror)에 관한 것이다.The present invention relates to stacked chip inductors.
인덕터는 저항(resistor), 컨덴서(condenser)와 더불어 전자 회로를 이루는 부품중의 하나로, 각종 세라믹 코어(core)에 코일(coil)을 감거나 인쇄를 하고 양단에 전극을 형성한 것으로, 노이즈(noise) 제거나 LC 공진 회로를 이루는 부품으로 사용된다.An inductor is one of the components of an electronic circuit together with a resistor and a condenser. A coil is wound or printed on various ceramic cores, and electrodes are formed at both ends. ) Or used as a component of LC resonant circuits.
인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있으며, 이중에서도 적층형이 널리 보급되어 가고 있는 추세이다.Inductors can be classified into various types such as stacked type, winding type, thin film type, etc., and stacked type is being widely used.
이러한 종래의 적층형 칩 인덕터의 구조는, 도 1에 도시하고 있는 바와 같이, 단자(terminal)가 형성되어 있는 두 세라믹 (페라이트 또는 저유전율) 시트(sheet)(20, 60), 이들 세라믹 시트(20, 60) 사이에 코일을 형성하기 위한 금속 패턴(이하, '코일 패턴'이라 함)이 형성되어 있는 세라믹 시트(30, 40, 50)를 포함하고 있다. 그리고, 상술한 단자 패턴 및 코일 패턴이 형성되어 있는 세라믹 시트(20, 30, 40, 50, 60)를 가운데 두고 양쪽으로 금속 패턴이 형성되어 있지 않은 다수의 세라믹 시트(10, 70)가 적층되어 있다.As shown in FIG. 1, the structure of the conventional multilayer chip inductor includes two ceramic (ferrite or low dielectric constant) sheets 20 and 60 having terminals formed thereon, and these ceramic sheets 20. , And the ceramic sheets 30, 40, and 50 formed with a metal pattern (hereinafter, referred to as a “coil pattern”) for forming a coil therebetween. The ceramic sheets 20, 30, 40, 50, and 60 on which the above-described terminal patterns and coil patterns are formed are laminated with a plurality of ceramic sheets 10, 70 having no metal patterns formed on both sides thereof. have.
세라믹 시트(20, 60)에는 외부와 전기적으로 연결하기 위한 단자 패턴(21, 61) 및 코일 패턴(22, 62)이 형성되어 있으며, 세라믹 시트(20)의 코일 패턴(22)의 끝에는 비어홀(23)이 형성되어 있다.In the ceramic sheets 20 and 60, terminal patterns 21 and 61 and coil patterns 22 and 62 for electrically connecting to the outside are formed, and at the end of the coil pattern 22 of the ceramic sheet 20, a via hole ( 23) is formed.
세라믹 시트(30, 40, 50)에는 세라믹 시트의 가장자리를 따라 코일 패턴(31, 41, 51)이 형성되어 있으며, 코일 패턴의 끝에는 비어홀(32, 42, 52)이 형성되어 있다. 이러한 세라믹 시트는 2장이 적층되면서 한바퀴의 코일이 감기는 구조로 코일 패턴이 형성되어 있다.In the ceramic sheets 30, 40, and 50, coil patterns 31, 41, and 51 are formed along edges of the ceramic sheet, and via holes 32, 42, and 52 are formed at the end of the coil pattern. The ceramic sheet has a coil pattern formed in a structure in which two coils are wound while being stacked.
이들 비어홀(23, 32, 42, 52) 안에는 도전성 페이스트(paste)가 채워져 있어, 각 시트(20, 30, 40, 50, 60)에 형성된 코일 패턴이 도전성 페이스트를 통하여 연결된다. 따라서, 비어홀을 통해 연결된 이들 코일 패턴은 코일을 형성하게 되어 인덕턴스 값이 구현된다. 이 때, 인덕턴스의 값은 코일 패턴의 길이, 코일의 감긴 횟수, 코일 패턴의 폭(면적)에 의해 결정된다.The via holes 23, 32, 42, and 52 are filled with a conductive paste, and coil patterns formed in the sheets 20, 30, 40, 50, and 60 are connected through the conductive paste. Accordingly, these coil patterns connected through the via holes form coils, thereby implementing inductance values. At this time, the value of the inductance is determined by the length of the coil pattern, the number of turns of the coil, and the width (area) of the coil pattern.
인덕턴스 값은 코일의 감긴 횟수를 증가시키는 것에 의하여 증대된다. 이와 같이 코일이 감긴 횟수를 증가시키기 위해서는 코일 패턴이 형성되어 있는 세라믹 시트의 수를 증대시켜 적층하거나, 세라믹 시트를 얇게 만들어 적층시킴으로서 가능하다. 그러나 세라믹 시트의 수를 적층시키는 것은 인덕터의 크기가 커지게 되는 단점이 있고, 세라믹 시트를 더욱 얇게 만들어 적층시키는 것은 제조 공정 상에 어려움이 있어 제작비가 증가하게 되는 문제점이 있다.The inductance value is increased by increasing the number of turns of the coil. In order to increase the number of times the coil is wound in this way, it is possible to increase the number of ceramic sheets on which the coil pattern is formed and to laminate, or to make the ceramic sheets thin and laminated. However, stacking the number of ceramic sheets has a disadvantage of increasing the size of the inductor, and making the ceramic sheets thinner and laminating has a problem in that manufacturing costs are increased due to difficulty in the manufacturing process.
따라서 본 발명이 이루고자 하는 기술적 과제는 이러한 종래기술의 문제점을 해결하기 위한 것으로서, 적층형 칩 인덕터의 인덕턴스를 구현하기 위한 내부 코일 패턴의 구조를 변화시켜 동일 층수에서 더 높은 인덕턴스를 구현하여 재료비를 절감하고, 소형 고용량의 인덕터를 제조하는 데 있으며, 특히 인덕터 값을 향상시키면서 다른 특성을 저해하지 않는 적층형 칩 인덕터를 제조하는 데 있다.Therefore, the technical problem to be achieved by the present invention is to solve the problems of the prior art, by changing the structure of the internal coil pattern for implementing the inductance of the multilayer chip inductor to implement a higher inductance in the same number of floors to reduce the material cost In addition, the present invention is to manufacture a small high capacity inductor, and in particular, to manufacture a multilayer chip inductor that improves the inductor value and does not inhibit other characteristics.
도 1은 종래의 적층형 칩 인덕터의 분해 사시도,1 is an exploded perspective view of a conventional stacked chip inductor;
도 2는 본 발명의 실시예를 설명하기 위한 적층형 칩 인덕터의 분해 사시도,2 is an exploded perspective view of a stacked chip inductor for explaining an embodiment of the present invention;
도 3은 본 발명에 따른 세라믹 시트에 형성된 패턴을 도시한 평면도,3 is a plan view showing a pattern formed on the ceramic sheet according to the present invention,
도 4는 본 발명의 또 다른 실시예를 설명하기 위한 칩 인덕터의 분해 사시도,4 is an exploded perspective view of a chip inductor for explaining another embodiment of the present invention;
도 5는 도 4에 적용되는 세라믹 시트를 도시한 평면도이다.FIG. 5 is a plan view illustrating a ceramic sheet applied to FIG. 4.
이러한 과제를 달성하기 위하여 도체 패턴이 형성되어 있으며 적어도 하나 이상이 적층되어 있는 제1 세라믹 시트, 상기 제1 세라믹 시트의 위 및 아래에 배치되어 있으며 전극 패턴이 형성되어 있고 상기 전극 패턴과 연결되어 있으며 도전성 페이스트가 충진된 비어홀을 가지고 있는 복수의 제2 세라믹 시트를 구비하고 있는 적층형 칩 인덕터에서, 상기 제1 세라믹 시트는 하나에 적어도 한번 이상의 감기가 이루어지도록 도체 패턴이 형성되어 있는 적층형 칩 인덕터를 제공한다.In order to achieve the above object, a conductor pattern is formed, and at least one or more laminated first ceramic sheets are disposed above and below the first ceramic sheet, and electrode patterns are formed and connected to the electrode patterns. In a multilayer chip inductor having a plurality of second ceramic sheets having via holes filled with a conductive paste, the first ceramic sheet provides a multilayer chip inductor having a conductor pattern formed so that at least one winding is performed on one of them. do.
상기 제1 세라믹 시트에 형성되어 있는 도체 패턴은 제1, 2 끝부를 가지고 상기 제1 세라믹 시트의 외주면을 따라서 형성되어 있으며 상기 제1 끝부 및 상기 제2 끝부가 서로 어긋난 위치에 배치되어 있는 적층형 칩 인덕터를 제공한다.The conductive pattern formed on the first ceramic sheet has first and second ends, and is formed along the outer circumferential surface of the first ceramic sheet, and the stacked chip having the first and second ends disposed at positions shifted from each other. Provide an inductor.
상기 도체 패턴의 제1 끝부 또는 제2 끝부에는 상기 도체 패턴과 연결되고 도전성 페이스트가 충진된 비어홀을 가지고 있어 인접하고 있는 상기 제1세라믹 시트와 전기적으로 연결되어 있는 적층형 칩 인덕터를 제공한다.The first end or the second end of the conductor pattern has a via hole connected to the conductor pattern and filled with a conductive paste, thereby providing a stacked chip inductor electrically connected to the adjacent first ceramic sheet.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 더욱 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in more detail.
도 2는 본 발명의 제1 실시예에 따른 적층형 칩 인덕터의 분해 사시도를 나타내고 있다.2 is an exploded perspective view of a stacked chip inductor according to a first exemplary embodiment of the present invention.
적층형 칩 인덕터는 다수의 제1 세라믹 시트(105, 107, 109, 111)가 코일의 역할을 하기 위하여 적층되어 있으며, 외부의 전극과 연결되어 있으며 제1 세라믹 시트의 아래면 및 윗면에 배치되어 있는 제2 세라믹 시트(101, 103)를 포함하고 있다.In the multilayer chip inductor, a plurality of first ceramic sheets 105, 107, 109, and 111 are stacked to serve as coils, are connected to external electrodes, and are disposed on the bottom and top surfaces of the first ceramic sheet. The second ceramic sheets 101 and 103 are included.
적층형 칩 인덕터의 아래면과 윗면에 배치되어 있는 제2 세라믹 시트(101, 103)에는 전극 패턴(113, 115)이 형성되어 있는데, 이 전극 패턴(113, 115)은 외부의 단자(도시생략)와 연결하기 위한 단자부(113a, 115a)를 가지고 있다. 그리고 아래면 및 윗면에 배치되어 있는 제2 세라믹 시트(101, 103)의 전극 패턴(113, 115)은 일단이 중앙부에 위치하도록 형성되어 있다. 특히 윗면에 배치되어 있는 세라믹 시트(103)의 전극 패턴(115)과 연결되는 부분에는 도전성 페이스트가 채워지는 비어홀이 형성되어 있다.Electrode patterns 113 and 115 are formed on the second ceramic sheets 101 and 103 disposed on the bottom and top of the stacked chip inductor, and the electrode patterns 113 and 115 are external terminals (not shown). It has a terminal portion (113a, 115a) for connecting with. The electrode patterns 113 and 115 of the second ceramic sheets 101 and 103 disposed on the lower and upper surfaces thereof are formed such that one ends thereof are positioned at the center portion. In particular, a via hole in which a conductive paste is filled is formed in a portion connected to the electrode pattern 115 of the ceramic sheet 103 disposed on the upper surface.
상술한 전극 패턴이 형성되어 있는 제2 세라믹 시트(103)의 상부에 적층되어 있는 제1 세라믹 시트(105, 107, 109, 111)는, 코일의 역할을 할 수 있는 코일 패턴(105a, 107a, 109a, 111a)이 형성되어 있다. 이 코일 패턴(105a)은, 도3에 도시하고 있는 바와 같이, 세라믹 시트(105)의 외측을 따라 형성되어 있으며, 한번 이상의 감기가 이루어질 수 있도록 형성되어 있다. 그리고 이 코일 패턴(105a)은 제1, 2 끝부(105b, 105c)를 가지고 있으며, 제1 끝부(105b)는 세라믹 시트(105)의 장변(105d) 측의 가운데 부분에서 세라믹 시트(105)의 외측으로 따라 형성되어 있으며, 제2 끝부(105c)는 세라믹 시트의 단변(105e) 측에서 중심부까지 연장되어 형성되어 있다. 설명의 편의상 장변(105d) 및 단변(105e)을 나누어 설명하고 있으나 이에 한정되는 것은 아니며, 도 4 및 도 5에 도시하고 있는 바와 같이, 장변 및 단변이 바뀌는 것은 본 발명의 제2 실시예로 가능하다. 계속해서 세라믹 시트(105, 109)의 중심부에는 코일 패턴(105a)과 연결되며 도전성 페이스트로 채워져 있는 비어홀(105f)이 형성되어 있다. 이 비어홀(105f)은 세라믹 시트(105)에 형성되어 있는 코일 패턴(105a)과 세라믹 시트(101)에 형성되어 있는 전극 패턴(113)을 전기적으로 연결하기 위한 것이다.The first ceramic sheets 105, 107, 109, and 111 stacked on the second ceramic sheet 103 having the above-described electrode patterns may have coil patterns 105a, 107a, 109a and 111a are formed. As shown in Fig. 3, the coil pattern 105a is formed along the outside of the ceramic sheet 105, and is formed so that one or more windings can be made. The coil pattern 105a has first and second ends 105b and 105c, and the first end portion 105b of the ceramic sheet 105 is located at the center of the long side 105d side of the ceramic sheet 105. It is formed along the outer side, and the 2nd edge part 105c is extended to the center part from the short side 105e side of a ceramic sheet | seat, and is formed. For convenience of description, the long side 105d and the short side 105e are described separately, but are not limited thereto. As shown in FIGS. 4 and 5, the long side and the short side are changed as the second embodiment of the present invention. Do. Subsequently, a via hole 105f connected to the coil pattern 105a and filled with the conductive paste is formed in the center of the ceramic sheets 105 and 109. This via hole 105f is for electrically connecting the coil pattern 105a formed in the ceramic sheet 105 and the electrode pattern 113 formed in the ceramic sheet 101.
그리고 세라믹 시트(105)의 위에는 또 다른 세라믹 시트(107)가 적층되어 있다. 이 세라믹 시트(107)는 일면에 코일 패턴(107a)이 형성되어 있는데, 이 코일 패턴(107a)은 제1 끝부(107b)가 세라믹 시트(105)의 비어홀(105f)과 전기적으로 연결되어 있고, 세라믹 시트(107)의 단변(107d)을 향하고 외측을 따라 형성되어 있으며, 제2 끝부(107c)는 장변(107e)의 중간부까지 연장되어 형성되어 있다. 그리고 제2 끝부(107c)에는 상술한 도전성 페이스트가 충진된 비어홀이 형성되어 있다. 이와 같이, 본 발명에 따른 적층형 칩 인덕터는 코일 패턴이 형성되어 있는 하나 이상의 세라믹 시트가 전극 패턴(113)이 형성되어 있는 세라믹 시트(101, 103)의 사이에 적층되어 있는 구조로 이루어지고 있다. 한편 전극 패턴(113)이 형성되어 있는 세라믹 시트(101)의 위 및 또 다른 세라믹 시트(103)의 아래측에는 전극 패턴 및 코일 패턴이 형성되어 있는 세라믹 시트를 보호하기 위하여 적어도 하나 이상의 세라믹 시트(117, 119)가 적층되어 있다.And another ceramic sheet 107 is laminated on the ceramic sheet 105. Coil pattern 107a is formed on one surface of the ceramic sheet 107. In this coil pattern 107a, the first end 107b is electrically connected to the via hole 105f of the ceramic sheet 105. It is formed along the outer side toward the short side 107d of the ceramic sheet 107, and the 2nd end part 107c is extended to the middle part of the long side 107e, and is formed. The second end portion 107c has a via hole filled with the above-mentioned conductive paste. As described above, the multilayer chip inductor according to the present invention has a structure in which at least one ceramic sheet on which the coil pattern is formed is laminated between the ceramic sheets 101 and 103 on which the electrode pattern 113 is formed. Meanwhile, at least one ceramic sheet 117 is disposed on the ceramic sheet 101 on which the electrode pattern 113 is formed and on the lower side of another ceramic sheet 103 to protect the ceramic sheet on which the electrode pattern and the coil pattern are formed. , 119 is stacked.
이와 같은 적층형 칩 인덕터의 세라믹 시트 및 코일 패턴의 연결 관계를 더욱 상세하게 설명한다.The connection relationship between the ceramic sheet and the coil pattern of the multilayer chip inductor will be described in more detail.
전극 패턴(113)이 형성되어 있는 세라믹 시트(101)의 위에는 코일 패턴(105a)이 형성되어 있는 세라믹 시트(105)가 적층된다. 이때 전극 패턴(113)의 중앙 부분과 세라믹 시트(105)의 비어홀(105f)이 전기적으로 접촉하게 된다. 그리고 세라믹 시트(105)에 형성되어 있는 코일 패턴(105a)의 제1 끝부(105b)는 그의 상부에 적층되어 있는 또 다른 세라믹 시트(107)의 비어홀에 밀착되어 전기적으로 연결되는 구조를 갖는다. 그리고 계속해서 코일 패턴이 형성되어 있는 또 다른 세라믹 시트를 적층하고 위부분에는 전극 패턴(115)이 형성되어 있는 세라믹 시트(103)를 상술한 방법으로 전극 패턴(115)이 전기적으로 연결되도록 적층한다. 그리고 적층되어 있는 세라믹 시트(101, 103)의 외측에는 전극 패턴 및 코일 패턴이 형성되어 있는 세라믹 시트를 보호하기 위한 세라믹 시트를 다수 적층시킨다.On the ceramic sheet 101 on which the electrode pattern 113 is formed, the ceramic sheet 105 on which the coil pattern 105a is formed is laminated. At this time, the center portion of the electrode pattern 113 and the via hole 105f of the ceramic sheet 105 are in electrical contact. The first end portion 105b of the coil pattern 105a formed on the ceramic sheet 105 has a structure in which the first end portion 105b of the coil pattern 105a is in close contact with and electrically connected to the via hole of another ceramic sheet 107 stacked thereon. Subsequently, another ceramic sheet on which the coil pattern is formed is laminated, and the ceramic sheet 103 on which the electrode pattern 115 is formed is laminated on the upper portion so that the electrode patterns 115 are electrically connected in the above-described manner. . A plurality of ceramic sheets for protecting the ceramic sheets on which electrode patterns and coil patterns are formed are laminated outside the laminated ceramic sheets 101 and 103.
이와 같이 세라믹 시트는 반복적으로 적층이 이루어지면서 한 장의 시트에 한바퀴의 코일을 감은 역할을 하게 되는 것이다. 본 발명의 제1, 2 실시예에서는 한 장의 시트에 한바퀴의 코일을 감는 역할을 하도록 코일 패턴을 형성하고 있으나, 한바퀴 이상의 코일을 감는 역할을 하도록 코일 패턴을 형성하는 것도 가능하다.As described above, the ceramic sheet is repeatedly laminated and serves to wind a coil around one sheet. In the first and second embodiments of the present invention, the coil pattern is formed to serve to wind one coil on one sheet, but the coil pattern may be formed to serve to wind one or more coils.
그러므로 종래의 두장의 세라믹 시트에 의하여 코일 한바퀴가 감겨지는 역할을 하는 것에 비하여 한 장의 세라믹 시트에 의하여 코일 한바퀴가 감겨지는 역할을 하므로 제한된 크기 내에서 인덕턴스를 증대시킬 수 있다.Therefore, the coil coil is wound by one sheet of ceramic sheet as compared to the coil coil is wound by two sheets of conventional ceramic sheets, thereby increasing inductance within a limited size.
본 발명은 하나의 세라믹 시트에 한번 감기가 이루어질 수 있도록 코일 패턴을 형성하고 이를 반복적으로 적층함으로서, 부피를 늘리지 않고 코일의 감는 회전수를 증대시킬 수 있어, 인덕턴스 증대에 따라 발생할 수 있는 품질계수(Q), 자기 공진 주파수(Self-Resonancy Frequency), 직류저항(Rdc)의 특성 저하 없이 인덕턴스를 향상시킬 수 있고, 인덕턴스의 향상에 따른 생산비용 증대를 억제시킬 수 있다.The present invention by forming a coil pattern to be wound once on one ceramic sheet and by repeatedly stacking the coil pattern, it is possible to increase the number of turns of the coil without increasing the volume, it is possible to increase the quality factor that can occur according to the inductance ( Q) The inductance can be improved without deteriorating the characteristics of the self-resonancy frequency and the direct current resistance (Rdc), and the increase in the production cost due to the inductance can be suppressed.
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Legal Events
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| N231 | Notification of change of applicant | ||
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| E601 | Decision to refuse application |